小数分频技术及其在卫星通信中的应用

简要介绍了小数分频技术的发展、应用和分类,通过探讨基于Σ-Δ调制技术的小数分频锁相环电路的原理,分析了由该锁相环构成的频率合成器的输出相位噪声和输出杂散,在此基础上提出了一种应用于卫星通信的小数分频频率合成器拓扑电路,并重点对其输出杂散进行了分析。通过采用AD4252锁相环芯片,VCO输出加固定分频的拓扑形式,较好地解决了小数分频输出杂散较大的缺点,设计结果得到了测试验证。     

基于ADF4252实现的小数分频频率合成器

本文介绍了Σ-Δ调制技术实现小数分频的基本原理,分析了小数分频锁相环芯片ADF4252的工作特性,给出了该芯片的一个应用实例设计,为小数分频频率综合器的设计提供了较好的思路。     

《电讯技术》专题资料《时间频率技术》题要（十四）

基于ADF4252实现的小数分频频率合成器（刘类骥,易娇） 介绍了Σ-Δ调制技术实现小数分频的基本原理,分析了小数分频锁相环芯片ADF4252的工作特性,给出了该芯片的一个应用实例设计,为小数分频频率综合器的设计提供了较好的思路。     

基于Σ-Δ调制技术的小数分频锁相环的应用

介绍了基于Σ-Δ调制技术的小数分频的锁相环是怎样降低输出杂散的。正是因为基于Σ-Δ调制技术的小数分频与传统小数分频相比具有较低的输出杂散,应用前景广阔。通过实例分析说明在设计频率综合器时,采用小数分频替代整数分频,以达到改善相位噪声的目的。为了实现小步进,通常采用DDS+PLL,在对频率转换时间要求不高的情况,也可以用小数分频来替代。     

一种级联型小数分频调制电路的设计实现

本文设计并实现了一个三阶的级联型调制电路用于实现5.8GHz小数分频锁相环。调制电路通过字长15bit的累加器作为基本单元,利用三级累加器的溢出值组成锁相环分频器的控制字序列。仿真结果表明,调制电路能够按照设计要求输出正确的分频序列,在分频比区间[0.1,0.95]内平均误差仅为0.4%。0.18μm CMOS工艺下,基于该调制电路实现的5.8GHz锁相环芯片能够准确锁定目标频点,相噪声性能为-109dBc/Hz。     

L波段低相噪、快锁定频率合成器研制

小数分频（FNPLL）频率合成器是近年来出现的一种新技术,它与传统的整数分频频率合成器相比具有频率分辨率高、相位噪声低、快速锁定等优点。用ANALOGDE．VICES公司的最新的小数分频锁相环频率合成器芯片ADF4193,设计了一个L波段锁相环频率合成器。文章系统地阐述了ADF4193的组成、工作原理,使用ADISimPLL软件进行环路滤波器设计,通过仿真得到各种性能指标,并对仿真结果和改变参数避开杂散的方法进行了详细分析。通过测试,结果证明了ADF4193组成的频率合成器具有优良的性能。     

WCDMA无线直放站的Σ-Δ小数分频锁相环设计

根据WCDMA无线直放站锁相环的特点,结合Σ-Δ调制小数分频锁相环 噪声低、分辨率高、步进小的优点,给出了一种适用于WCDMA无线直放站的基于Σ-Δ调制小 数分频锁相环,并采用ADS工具对系统进行了仿真。仿真证明了基于Σ-Δ调制小数分频的WC DM A无线直放站锁相环模型的正确性,对WCDMA无线直放站锁相环设计有一定的指导意义。     

一种C波段小步进捷变频频率综合器的设计

本文介绍了一种小步进、低相噪、低杂散、捷变频锁相频率综合器的设计与实现,本设计选用超低相噪锁相环芯片,采用小数分频实现小步进,通过双锁相环“乒乓”工作实现捷变频,经过对环路参数的精心设计,较好的实现了相位噪声、杂散等技术指标。     

一种X波段低相噪跳频源的设计

基于小数分频锁相环HMC704LP4设计了一种X波段跳频源,具有相位噪声低、杂散低、体积小的特点。针对指标要求拟定设计方案,简述设计过程,给出设计参数,对关键指标进行分析仿真,并给出测试曲线。     

基于双环系统的细步进频率合成器

针对小数分频锁相的整数边带杂散问题提出了一种基于双环系统的细步进频率合成方法。根据变参考抑制小数分频整数边带杂散的工作原理,采用一级整数分频锁相环与一级小数分频锁相环级联的方法共同构成细步进频率合成系统,通过软件算法调整第一级锁相环的N分频值和M参数,最终实现全频段杂散指标最优。结果表明,根据该方法设计的宽带（带宽为4~8 GHz）、细步进（1 kHz）的频率合成器,其实测杂散优于75 dBc,相位噪声在1 kHz处优于-96 dBc/Hz,跳频时间小于47 μs     

A 1.5-V 900-MHz monolithic CMOS fast-switching frequencysynthesizer for wireless applications

A new architecture for phase-locked loop frequency synthesizers which employs a switchable-capacitor array to tune the output frequency and a dual-path loop filter operating in the capacitance domain is proposed. It provides many advantages, including simplified analog circuitry, low supply voltage, low power consumption, small chip area, fast frequency switching, and high immunity of substrate noise. Implemented in a standard 0.5-μm CMOS process, a fully integrated fractional-N synthesizer prototype with a third-order sigma-delta modulator is designed for 1.5 V and consumes 30 mW. The total chip area is, 0.9 × 1.1 mm². The settling time is less than 100 μs and the phase noise is -118 dBc/Hz at 600-kHz offset     

基于FPGA的小数频率合成器的设计

小数分频是实现高分辨率低噪声频率合成器的主要技术手段。在分析了小数频率合成以及杂散抑制技术的基础上,采用高阶Σ-Δ调制技术可以将量化噪声功率的绝大部分移到信号频带之外,从而可通过滤波有效抑制噪声。仿真结果表明,该高阶数字Σ-Δ调制可以很好地抑制小数分频频率合成器中的杂散问题,具有很高的实用性。     

Sigma-Delta调制及其在低噪声DC-DC变换器的应用

分析了传统PWM调制和Sigma-Delta调制在噪声性能方面的差异,以及它们对DC-DC变换器输出噪声的影响。在Chartered 0.35μm CMOS工艺条件下实现了一个基于二阶Sigma-Delta调制的低噪声DC-DC变换器,并对其中Sigma-Delta调制模块进行了流片验证。测试结果表明,Sigma-Delta调制模块能够将环路带宽内噪声抑制到-50 dB左右,并且未引入与开关频率有关的谐波成分。仿真结果表明,DC-DC变换器输出电压噪底能够达到-60 dB以下。     

一种模／数混合型FIR噪声滤波器设计

：针对现有数字FIR噪声滤除技术的噪声放大问题,结合模拟电路的方法,提出一种新的混合型FIR噪声滤波技术。该方法采用电荷泵将锁相环中数字控制的相位误差转换为模拟域电荷,调制器的输出经过一个寄存器链实现一个或数个时钟周期的延时,从中选出若干抽头分别去控制对应的分频器或相位选择器,从而量化所产生的经过各支路鉴相器的瞬时相位误差,在一个多输入电荷泵中合成为模拟域误差电荷,通过提供恒定单位直流增益,解决现有数字FIR噪声滤除技术的噪声放大问题。这种新型的滤渡器具有如下特点：离散时间域工作,模拟失配不敏感,有助于提高线性度,额外硬件开销小。     

An agile ISM band frequency synthesizer with built-in GMSK datamodulation

In this paper, a high-resolution fractional-N RF frequency synthesizer is presented which is controlled by a fourth-order digital sigma-delta modulator. The high resolution allows the synthesizer to be digitally modulated directly at RF. A simplified digital filter which makes use of sigma-delta quantized tap coefficients is included which provides built-in GMSK pulse shaping for data transmission. Quantization of the tap coefficients to single-bit values not only simplifies the filter architecture, but the fourth-order digital sigma-delta modulator as well. The synthesizer makes extensive use of custom VLSI, with only a simple off-chip loop filter and VCO required. The synthesizer operates from a single 3-V supply, and has low power consumption. Phase noise levels are less than -90 dBc/Hz at frequency offsets within the loop bandwidth. Spurious components are less than -90 dBc/Hz over a 19.6-MHz tuning range     

电源噪声对PLL输出特性影响分析

近几十年来,微电子技术和无线电通讯技术得到了飞速的发展。锁相环在倍频、频率合成、调制解调等方面得到了广泛的应用。锁相环输出抖动是衡量锁相环性能优劣的关键指标之一,电源电压的不断降低和数据传输速率不断提高,使得电源电压噪声对锁相环输出抖动的影响也越加重要,因此急需一个可以预测电源电压对锁相环输出抖动影响的参数模型。本文论述了锁相环输出抖动对电源电压灵敏度的概念,此灵敏度概念可以预测特定频率和幅值下电源电压对应的输出抖动。由于锁相环的应用背景各不相同,导致锁相环的结构也不尽相同。本论文主要针对于电荷泵锁相环进行研究,其中VCO采用LC交叉耦合结构。本论文提供的研究锁相环电源电压噪声对输出抖动影响的方法,为研究其它结构的锁相环噪声性能也提供了新的思路。     

一种超宽带超低相位噪声频率综合器

为了解决直接频率合成方法频带拓展困难和锁相频率合成方法相位噪声附加恶化严重的问题,设计了一种联合直接模拟频率合成和锁相频率合成的混频锁相频率综合器. 该频率综合器采用梳谱发生器激励超低相位噪声的偏移信号后,再将该信号插入锁相环进行环内混频,降低鉴相器的倍频次数进而优化输出信号的相位噪声,同时解决了超宽带混频锁相环的错锁问题. 该文设计的频率覆盖范围为12~24 GHz、步进为100 MHz的超宽带频率综合器实验测试表明:频率综合器在低频段12 GHz处相位噪声优于?116 dBc/Hz@1 kHz,在高频段24 GHz处相位噪声优于?109 dBc/Hz@1 kHz,相位噪声指标与直接模拟频率合成方法相当,均优于传统锁相方法20 dB以上. 本文混合频率合成方法具有超宽带和超低相位噪声的优点,可以用于高性能的电子设备和系统.     

CMOS毫米波低相噪级联双锁相环频率综合器设计北大核心

采用65 nm CMOS工艺，设计了一种低相噪级联双锁相环毫米波频率综合器。该频率综合器采用两级锁相环级联的结构，减轻了单级毫米波频率综合器带内和带外相位噪声受带宽的影响。时间数字转换器采用游标卡尺型结构，改善了PVT变化下时间数字转换器的量化线性度。数字环路滤波器采用自动环路增益控制技术来自适应调节环路带宽，以提高频率综合器的性能。振荡器采用噪声循环技术，减小了注入到谐振腔的噪声，进而改善了振荡器的相位噪声。后仿真结果表明，在1.2 V电源电压下，该频率综合器可输出的频率范围为22～26 GHz,在输出频率为24 GHz时，相位噪声为-104.8 dBc/Hz@1 MHz,功耗为46.8 mW。     

一种具有自校准功能的CMOS分数数字锁相环

提出了一种数字锁相环(DPLL),它的相频检测器采用全新的设计方法和自校准技术,具有工作频率范围宽,抖动低,快速锁定的优点.锁相环在1.8V外加电源电压时,工作在60～600MHz的频率范围内.采用分数分频技术,加速锁定过程并具有较小的输出频率间隔,利用∑-Δ调制改善相位噪声性能.设计在SMIC 0.18μm,1.8V,1P6M标准CMOS工艺上实现,峰-峰相位抖动小于输出信号周期的0.8%,锁相环的锁定时间小于参考频率预分频后信号周期的150倍.     

A 14-b direct digital frequency synthesizer with sigma-delta noise shaping

This paper describes a 14-b direct digital frequency synthesizer (DDFS) utilizing a sigma-delta noise shaping technique to reduce spurs arising from phase truncation. A new phase accumulator architecture adopting a second-order sigma-delta modulator is proposed. The sigma-delta noise shaping eliminates periodicity inherent in the phase truncation error. With the proposed phase accumulator, the significant spurs are reduced, and the spectral characteristics of the DDFS are then determined by finite precision of sine-amplitude output. A prototype DDFS IC in 0.25-/spl mu/m CMOS was fabricated on 0.12-mm/sup 2/ die area. The measured spurious-free dynamic range (SFDR) is greater than 110 dB for 16-b phase value and 14-b sine-amplitude output. The fabricated IC consumes 100 mW with a 2.5-V supply, and correctly operates up to 250 MHz.