驱动复杂RLC互连树的逻辑门延时

提出了一个用于估计RL C互连树驱动点导纳的闭端等效π模型,并将其用于驱动复杂RL C互连树的逻辑门延时的估计中.与其他方法相比,它具有结构简单、精度较高的特点     

驱动复杂RLC互连树的逻辑门延时

提出了一个用于估计RLC互连树驱动点导纳的闭端等效π模型,并将其用于驱动复杂RLC互连树的逻辑门延时的估计中.与其他方法相比,它具有结构简单、精度较高的特点.     

宽带延时宏模型高效延时提取方法

在高速电路信号完整性分析中,电大尺寸互连的建模仿真越来越普遍。而宽带延时宏模型以其仿真的高效性越来越受到重视,但现有延时提取方法比较耗时,限制了延时宏模型整体建模效率的提高。文中提出了一种基于傅里叶反变换IFT的高效延时提取方法。该方法不仅能从频域离散数据中提取多重延时项,而且可以较好地识别其中主要延时项以优化建模过程。文中在Matlab环境中实现该方法,并与目前常用的Gabor变换方法作对比。实验结果表明,文中方法大幅提高了延时提取效率,并且在宽带频域数据情况下具有较高的精度。     

考虑NBTI效应的逻辑门退化延迟模型

基于45 nm PTM模型,采用Hspice对基本逻辑门进行了仿真,并使用Matlab对仿真数据进行了三维延迟曲面拟合。在这些仿真基础上,建立了关于输入信号翻转时间t_i、输出负载电容CL、阈值电压变化量ΔV_th的传播延迟t_p和输出翻转时间t_o的计算模型。采用时延模型对基准测试电路ISCAS85-C17进行了计算,并将计算结果与Hspice仿真数据进行了对比。结果表明,在仿真范围(t_i=0~100 ps,CL=0~2 fF,ΔVth =0~50 mV)内,该时延模型计算值与仿真数据的相对误差在±10%以内。该模型及其计算方法可适用于大规模数字IC的可靠性设计。     

利用集成逻辑门构成交流小信号放大器的探讨

认为通常用于处理数字的信号的集成逻辑门在设置合适的静态工作点以后可以构成交流小信号放大器，并给出了两种逻辑门设置静态工作点构成放大器的方法以及逻辑门放大器的测试结果。     

基于PSO-AFSA的非线性地学模型参数估计

文章针对目前地理学研究中进行非线性模型参数估计的一些传统方法的局限性,结合粒子群和人工鱼群算法进行优化,该算法综合利用人工鱼群算法的良好全局收敛性和粒子群算法的局部快速收敛性、易实现性等优点.实例表明,PSO-AFSA可以很好地应用到非线性地学模型的求解中,且收敛速度快,求解精度高.     

基于级联半导体光放大器实现全光逻辑与门的改进方案

基于级联半导体光放大器(SOA)实现全光逻辑与门的方案中,第一级输出信号质量直接影响逻辑与运算结果.采用载流子恢复较慢的体材料半导体光放大器用于第一级转换,在10 Gbit/s以上得不到理想的转换结果,限制了该方案实现逻辑与门的速率.利用光纤延时干涉仪(DI)和第一级半导体光放大器级联可以改善第一级输出信号质量,从而有效提高第二级全光逻辑与门的实现速率.阐述了改进方案中延时干涉仪的作用,并进行了数值模拟.根据实验结果,采用载流子恢复较慢的半导体光放大器级联延时干涉仪能够实现高速归零(RZ)信号和非归零(NRZ)信号的反码,从而得到较高速率的全光逻辑与门.实验实现了20 Gbit/s的伪随机归零和非归零信号的全光逻辑与门,对40 Gbit/s的结果进行了分析和讨论.     

基于NCV门库的可逆逻辑门进化设计与优化

提出和实现了一种基于遗传算法的可逆逻辑门的设计方法。其特点是预先求出并存储所需功能的可逆逻辑门的真值表,并对NCV基本门库中的控制V门,控制V+门,控制非门,非门进行编码,通过这些基本门的级联,构成染色体暨可逆逻辑门,在逐代进化中按照既定逻辑功能和优化目标进行适应度评估,再利用遗传换代中的选择,交叉,变异等功能进行遗传操作,进而找到功能和性能均符合预定目标的可逆逻辑门。实验结果证明,此方法的可行性、有效性,与传统手工设计可逆逻辑门相比,其在求解速度和能力方面有显著提高。     

光波束形成中色散延时的非线性修正

光波束形成网络是光控相控阵雷达中的重要组成部分,有助于提升系统的宽带宽角扫描能力。利用光开关的切换,改变各收发通道间的相对延时量,从而实现波束指向的变化。在常用的技术中,色散延时是一种简洁的光波束形成实现方法,而色散线性项仅适用于色散量小且通道数少的情况。随着延时量的增加,非线性色散延时积累,会引起波束畸变。因此引入相对色散斜率（RDS）作为其非线性因子,并通过调整商用激光器波长来抵消色散介质的非线性效应。当RDS为0.003 nm?1时,激光器阵列的最大波长间隔从0.796 nm “拉伸”到0.862 nm,波长也整体“平移”?0.31 nm,修正波长与商用激光器波长的最大调整量为0.2 nm,可满足商用波分复用器的通带带宽,大扫描角时主瓣与副瓣之比从5 dB提升至12.9 dB。通过分析,RDS数值越小,激光器波长的修正量越小。因此,RDS是选择色散介质和调整激光器波长的重要参数,从而能够恢复波束畸变,以提升相控阵系统的成像、识别能力。     

静态时序分析中的门延时计算

静态时序分析由于速度快和容量大而广泛应用于时序验证,而门延时的计算则是静态时序分析中的关键部分。以前利用等效输出驱动点导纳函数相等原理产生的模型,由于不能很好的与等效电容公式结合,门延时的计算存在过于悲观性或乐观性结果。本文采用输出驱动导纳和互连线拓扑结构相结合的方法, 对门延时负载模型进行了改进,很好地与等效电容计算结合,保证了静态时序分析的准确性。     

CMOS缓冲器的时延估算模型

随着集成电路生产工艺的进展，互连线在集成电路设计中的影响越来越大。为了减小互连线的影响，通常在芯片互连中插入缓冲器，但这样做会增加时延。因此，为了精确地对系统进行时延估计，必须对缓冲器的时延进行估算。基于Sakurai的器件模型，提出了一种新的缓冲器时延估算模型。     

对称三进制逻辑CMOS电路的试制

根据有关对称三进制逻辑的资料,结合CMOS电路生产工艺特点,设计并试制了对称三值逻辑CMOS系列电路。其中包括倒相器与非门、或非门、变形反相器和T门共五种基本电路。本文叙述了设计方案,生产工艺及结果讨论。     

基于逻辑努力的CMOS串行传输链延迟时间的优化分析与模拟

基于逻辑努力（Logic Effort）分析优化了CMOS串行传输链延迟时间，给出了HSPICE模拟结果。结果表明：当逻辑链中每一级逻辑门具有相同的gihi，可以减小链的延迟时间，并且链中逻辑门的个数N≈（lnF）/[ln（0.71p＋2.82）]时，通过逻辑链的总延迟可以进一步减小。     

长互连链延时功耗建模与基于混合粒子群算法的优化

延时和功耗已经成为VLSI两个关键因素,该文提出一种用于综合考虑功耗和延迟的片上寄存器长链设计方法,首先建立由基于Elmore延时模型和综合功耗模型的能量延时积模型。提出一种混合进化粒子群算法,通过引入新的惯性权值算子和混合变异操作,克服了传统算法收敛速度慢,早熟及局部收敛等缺陷,同时采用基准函数对该算法进行测试,验证了算法的有效性。最后,将该算法应用基于最小能量延时积的长链设计中,和最小延时模型相比,该方法所得到的功耗延时积减少26.34%,能量延时积减少18.74%,HSPICE仿真验证了设计方法的有效性。     

基于比较器的四值电流型CMOS加减电路设计

该文通过对电流型CMOS电路的阈值控制引入了多值电流型比较器。与2值逻辑电路相比,多值逻辑电路的单条导线允许更多的信息传输。相较于电压信号,电流信号易实现加、减等算术运算,在多值逻辑的设计上更加方便。同时提出了基于比较器的4值基本单元设计方法,实现了4值取大、取小以及反向器的设计,在此基础上设计实现了加法器和减法器。该设计方法在2值、3值以及n值逻辑上同样适用。实验结果表明所设计的电路具有正确的逻辑功能,较之相关文献电流型CMOS全加器有更低的功耗和更少的晶体管数。     

CMOS图像传感器中时间延迟积分的实现与优化

提出了一种在标准CMOS工艺下实现时间延迟积分(TDI)功能的电路结构,电路采用一面阵CMOS像素阵列,通过像素列曝光累积实现了TDI功能.详细分析了器件噪声和积分器噪声对电路的影响,提出了器件级噪声优化公式.电路采用SMIC 0.35 μm CMOS工艺实现.仿真结果表明,该电路能够实现TDI功能,运算放大器的等效输入噪声为36.1 μV,具有低噪声特性.     

Compact modeling of response time and random-dopant-fluctuation-induced variability in nanoscale CMOS inverter

As MOSFETs are scaled down to nanometer feature size, random dopant fluctuation (RDF) severely affects CMOS digital integrated circuits (ICs). This paper proposes compact models for estimation of response time and RDF-induced variability in nanoscale CMOS inverter by solution of differential equation considering both input rise time and gate–drain coupling capacitance. The timing characteristics, including propagation delay, overshooting time and transition time, as well as its variability, are accurately modeled in analytical expressions. The proposed models are verified with HSPICE simulations. Monte Carlo analysis also confirms that the models are simple and effective in different design decisions such as width length ratios, load capacitances and source voltages. The studies show that a 7.59% spread in V_T variation due to RDF results in about 5% spread in delay variability for the 65 nm CMOS inverter.     

Logical effort based dynamic power estimation and optimization of static CMOS circuits

This paper introduces a simple and yet accurate closed-form expression to estimate the switching power dissipation of static CMOS gates. The developed model depends on normalizing a gate switching power to that of the unit standard inverter and it accounts for the effect of internodal capacitances. For different loads, gates, sizes and processes, the developed model shows a good agreement with Hspice simulations using BSIM3v3 and BSIM4 models for UMC 0.13 μm and Predictive high-k 45 nm processes, respectively. The average error introduced by the model for the considered scenarios is about 3.1%. Depending on the normalized switching power model, two power optimization techniques have been proposed in this paper. The first deals with transistor sizing problem and presents a scheme to size transistors according to a specific design goal. The second technique relies on the joint transistor sizing and supply voltage scaling for reducing the switching power dissipation under specific delay requirements. This technique exhibits superiority over the first for the considered technology processes: UMC 0.13 μm and the Predictive high-k 45 nm.     

CMOSVLSI电路最大功耗估计

最大功耗分析对于设计高可靠性的VLSI芯片是非常重要的.由于电路功耗强依赖于其输入模式,对有大量管脚的CMOS组合或时序电路,不能采用穷举搜索.本文用遗传算法来选择具有高功耗的输入及内部状态模型,在逻辑仿真基础上实现CMOS电路的最大功耗估算.同时用逻辑仿真的统计方法来衡量获得最大功耗的质量.基于ISCAS85和ISCAS89基准电路的仿真表明,新方法在大规模门数时具有明显的优势,估算精度较高.而且新方法的计算时间基本上是电路逻辑门的线性关系.