一种新的ESD防护器件的多脉冲TLP仿真方法

 提出了一种新的集成电路ESD防护器件的TLP仿真方法,该方法类似于实际的TLP测量过程,在器件结构上施加一系列电流脉冲,获得相应的电压-时间曲线。分别截取每个电流脉冲及其电压响应70%~90%部分的平均值,取得的每一对电压和电流平均值作为I-V曲线上的一点,从而得到电流-电压特性曲线。在此基础上,不仅可得到触发电压V_t1和维持电压V_h,而且可以获取二次击穿电流I_t2。对LSCR的仿真结果表明仿真结果与测试结果符合的很好。     

一种新型双Fin ESD防护单元研究

为满足小尺寸器件的ESD防护需求,基于Fin技术,提出了一种具有寄生SCR的STI双Fin结构。通过采用双Fin布局和深掺杂技术,减小了器件的基区宽度,避免了Fin技术中由弱电导调制导致的SCR无法开启的现象。仿真结果表明,相比于DFSD结构,新结构失效电流I_t2/Wlayout从21.67 mA/μm增加到28.33 mA/μm;触发电压V_t1从14.08 V减小到9.64 V。在ESD来临时,新结构能够实现有效的开启,泄放大电流。     

基于SCR结构的纳米工艺ESD防护器件研究

本文主要针对用于ESD防护的SCR结构进行了研究。通过对其ESD泄放能力和工作机理的研究,为纳米工艺下的IC设计提供ESD保护。本文的研究主要集中在两种常见的SCR上,低触发电压SCR(LVTSCR)与二极管辅助触发SCR(DTSCR)。本文也对以上两种SCR结构进行了改进,使得其能够在不同工作环境和相应电压域下达到相应的ESD防护等级。本文的测试与分析基于传输线脉冲测试仪(TLP)与TCAD仿真进行,通过对SCR中的正反馈工作机理的阐述,证明了SCR结构是一种新颖有效的ESD防护器件。     

用于片上ESD防护的新型高维持电压可控硅

为解决闩锁效应,设计了一种新颖的异质结双极晶体管触发可控硅(NHTSCR)。利用异质结晶体管串联反向异质结晶体管来分流SCR的方法,抑制电导调制效应,提高了维持电压。分析了提高NHTSCR维持电压的可行性,详述工作原理,并给出实现步骤。基于Sentaurus TCAD的仿真结果表明,该NHTSCR的维持电压从传统器件的1.34 V提高到3.72 V,在3.3 V工作电压、0.35 μm SiGe BiCMOS工艺下,有效避免了闩锁效应。     

基于GGNMOS的ESD建模与仿真技术研究

随着微电子加工工艺技术的发展,集成电路对静电越来越敏感。设计合理有效的静电放电(ESD)保护器件显得日趋重要。传统的"手动计算+流片验证"的设计方法费时耗力。该文基于栅极接地的NMOS(GGNMOS)器件,以Sentaurus为仿真平台,建立器件模型,根据ESD防护能力的需求,计算出GGNMOS的设计参数,设计出防护指标达到人体模型(HBM)4.5kV的管子。结果表明,该方法简单有效,能缩短设计周期,是防护器件设计的一种优秀方法。     

14 nm FinFET工艺下栅隔离型二极管的ESD防护性能研究

当集成电路工艺进步到鳍式场效应晶体管(FinFET)技术节点时,二极管仍广泛用于输入/输出端口(I/O)的静电放电(ESD)防护工程,但二极管单位宽度鲁棒性比平面工艺有所降低。文章基于14 nm FinFET工艺,对栅隔离型二极管的失效电流(I_t2)、失效电压(V_t2)、单位宽度失效电流(I_t2/Width)以及单位面积失效电流(I_t2/Area)进行了详细研究,并给出了ESD器件特性随尺寸参数的变化趋势。实测数据表明,I_t2/Width随着Fin数目(n_fin)、沿Fin方向的倍乘因子(F_n)、垂直于Fin方向的倍乘因子(Y_array)等的增加均会有所降低,但I_t2/Area却有所提高,且开启电阻几乎不受n_fin和F_n的影响。     

一种基于互补型单电子晶体管的全加器电路设计

基于单电子晶体管(SET)的I-V特性和CMOS数字电路的设计思想,提出了一种由28个互补型SKT构成的全加器电路结构。该全加器优点为：简化了“P—SET”逻辑块;通过选取一组参数使输入和输出高低电平都接近于0．02mV和0mV,电压兼容性好;延迟时间短,仅为0．24ns。SPICE宏模型仿真结果验证了它的正确性。     

一种提高ESD性能的高压SBD器件结构研究

提出了一种新型SBD器件结构,并应用于高压SBD产品的研制。该结构通过在肖特基势垒区的硅表面增加一层表面缓冲掺杂层(Improved Surface Buffer Dope),将高压SBD的击穿点从常规结构的PN结保护环区域转移到平坦的肖特基势垒区,从根本上提高了器件的反向静电放电(ESD)和浪涌冲击能力。经流片验证,采用该结构的10A150VSBD产品和10A200VSBD产品均通过了反向静电放电(HBM模式)8kV的考核,达到目前业界领先水平。该结构工艺实现简单,可以应用于100V以上SBD的批量生产。     

基于电场分布特性的环形栅器件SPICE模型研究

提出了一种新颖的、更加通用的环形栅器件版图等效宽度提取方法,用于解决目前商用SPICE模型中版图宽度提取方法不适用于环形栅器件这一问题．该方法基于环形栅中沟道电场分布特性,可用于提取多种形状环形栅版图宽度．提出了SPICE模型中模型参数的修改方法,使SPICE环形栅器件模型仿真更为精准．通过TCAD（计算机辅助设计）等多种仿真途径对该模型进行验证,结果表明该模型具有较高的精确度．     

一种改进的基于110GHz在片S参数测试的HEMT器件寄生电阻提取方法

提出了一种改进的高电子迁移率晶体管寄生电阻提取方法,该方法利用了特殊偏置点 （V_gs > V_th, V_ds = 0 V）的等效电路模型, 推导了寄生电阻的表达式,采用半分析法对寄生电阻进行了优化。1 ~110 GHz S参数实测结果和仿真的S参数一致,证明该方法是有效的。     

ESD的防护策略

通过对现行的一些ESD防护方案的分析,发现了它们的缺陷：对电气应力与静电放电区分不清,系统未能有效地识别：提出了确立防护方案的基本条件：明确系统的防护等级,遵从各类标准的性能指标要求,实施ESD管理.并结合生产的实际情况,从防护等级的确立、数据的获取、装置的监控、防护措施的确定以及防护方案的实施,讨论了工业生产中的ESD防护;从包装材料的筛选、包装的检查、包装标注和测试,分析了ESD防护包装的具体实现;从工作面、工作间的测试和接地的有效搭接,研究了ESD的防护与控制策略.     

0.13微米硅化物 CMOS工艺下版图参数对栅极接地 NMOS晶体管骤回特性的影响

本文中,在 0.13微米硅化物 CMOS工艺下, 设计了不同版图尺寸和不同版图布局的栅极接地 NMOS器件。TLP测量技术用来获得器件的骤回特性。 文章分析了器件版图参数和器件骤回特性之间的关系。TCAD器件仿真软件被用来解释证明这些结论.通过这些结论,电路设计者可以预估栅极接地NMOS器件在ESD大电流情况下的特性,由此在有限的版图面积下设计符合 ESD保护要求的栅极接地 NMOS器件。本文同时给出了优化后的 0.13微米硅化物工艺下 ESD版图规则。     

保角映射方法在四孔垂直型霍尔器件性能预测中的应用

不同于传统的结构上对称的五孔结构,新型的四孔和六孔垂直型霍尔器件更具有电流上的对称性,因此可以更好地采用旋转电流技术来消除器件的初始失调。本文利用保角映射方法实现了对四孔垂直型霍尔器件性能的预测。并改进了该方法,在其中加入了对结场效应的计算,使得计算结果更加精确。最后对计算和仿真结果进行了分析对比,其中电流灵敏度的误差小于5%,电压灵敏度的误差约为13%。充分证明了保角映射方法可以应用于对垂直型霍尔器件的性能预测。     

SiGe工艺中HBT结构ESD保护电路设计

为有效控制生产成本,减少工艺步骤,提出了在SiGe工艺中,用SiGe异质结双极型晶体管(HBT)代替传统二极管来实现静电放电(ESD)保护的方案。通过设计不同的HBT器件的版图结构,以及采取不同的端口连接方式,对HBT单体结构防护ESD的能力强弱和其寄生电容大小之间的关系进行了比较分析,并从中找出最优化的ESD解决方案。应用于实际电路中的验证结果表明,此方案在ESD防护能力达到人体模型(HBM)2 kV的基础上,I/O(IN/OUT输入输出)端口的寄生电容值可以做到200 fF以下,且此电容值还可通过HBT串联模式进一步降低。     

Design of novel DDSCR with embedded PNP structure for ESD protection* Xiuwen Bi (毕秀文), Hailian Liang (梁海莲), Xiaofeng Gu (顾晓峰)?, Long Huang (黄龙)

通过在常规双向可控硅器件(DDSCR)内部嵌入一个PNP结构,提出了一种新型的静电防护(ESD)器件DDSCR-PNP,以提高器件的维持电压(Vh),降低闩锁风险。首先,分析了DDSCR-PNP器件的工作机理,理论分析表明,内嵌PNP结构(PNP_2)使器件具有很好的电压箝位能力。然后,基于0.35 μm Bipolar-CMOS-DMOS工艺制造了实验器件,并利用Barth 4002传输线脉冲测试系统进行了分析。测试结果证明了DDSCR-PNP的Vh比传统DDSCR高得多,而且通过调节P阱宽度可进一步增加Vh。然而,当P阱宽度超过12 μm时,DDSCR-PNP的漏电流(IL)出现明显波动。最后,利用Sentaurus仿真分析了影响Vh和IL的原因。结果表明,横向PNP_2有助于提高Vh并降低IL,但其作用随着P阱宽度的增大而减弱,导致IL随之增大。这种新型的DDSCR-PNP器件为高压集成电路的ESD防护提供了一种有效的解决方案。     

用于高压ESD保护的LDMOS中触发电压退化效应的研究

The trigger voltage walkin effect has been investigated by designing two different laterally diffused metal-oxide-semiconductor （LDMOS） transistors with an embedded silicon controlled rectifier （SCR）. By inserting a P＋ implant region along the outer and the inner boundary of the N＋ region at the drain side of a conventional LDMOS transistor, we fabricate the LDMOS-SCR and the SCR-LDMOS devices with a different triggering order in a 0.5/zm bipolar-CMOS-DMOS process, respectively. First, we perform transmission line pulse （TLP） and DC-voltage degradation tests on the LDMOS-SCR. Results show that the trigger voltage walk-in effect can be attributed to the gate oxide trap generation and charge trapping. Then, we perform TLP tests on the SCR-LDMOS. Results indicate that the trigger voltage walk-in effect is remarkably reduced. In the SCR-LDMOS, the embedded SCR is triggered earlier than the LDMOS, and the ESD current is mainly discharged by the parasitic SCR structure. The electric potential between the drain and the gate decreases significantly after snapback, leading to decreased impact ionization rates and thus reduced trap generation and charge trapping. Finally, the above explanation of the different trigger voltage walk-in behavior in LDMOS-SCR and SCR-LDMOS devices is confirmed by TCAD simulation.     

H型栅SOIMOS作为静电保护器件的维持电压的研究(英文)

对绝缘体上硅工艺来说,静电保护可靠性是一个关键且具有挑战性的问题。着重于研究H型栅SOIMOS的维持电压,通过实验发现此器件的维持电压与栅宽紧密联系。结合TCAD仿真解释了器件的工作机理,通过建立集约模型并由HSPICE仿真,揭示了体电阻与维持电压之间的关系。     

基于AHP-模糊综合评价法的图书馆布局优化设计

文中以某高校图书馆为研究对象,针对现有布局在使用过程中存在的问题,将改进的AHP-模糊综合评价方法引入图书馆设施布局优化设计。先利用SLP方法对图书馆物流和非物流关系进行分析,综合考虑各要素相关关系,设计了三种可行的图书馆设施布局方案;再通过改进的AHP-模糊综合评价法建立评价指标,对三种可行方案进行评价选择,获得最优设计方案,并与现有布局方案进行对比分析。分析结果表明,文中所研究方法对图书馆设施布局优化决策提供了科学的依据,是一种值得推荐的设计方法。     

Design of SCR-based ESD protection device for power clamp using deep-submicron CMOS technology

The proposed device has a high holding voltage and a high triggering current characteristic. These characteristics enable latch-up immune normal operation as well as superior full chip electro-static-discharge (ESD) protection. The device has a small area in requirement robustness in comparison to gate-grounded NMOS (ggNMOS). The proposed ESD protection device is designed in 0.25 μm CMOS technology. In the experimental result, the proposed ESD clamp has a double trigger characteristic, a high holding voltage of 3.8 V and a high trigger current of greater than 120 mA. The robustness has measured to HBM 8 kV (HBM: human body model) and MM 400 V (MM: machine model). The proposed device has a high-level It2 of 52 mA/μm approximately.     

寄生电阻对高压器件ESD性能的影响

本文从理论上分析了衬底寄生电阻以及漏端镇流电阻对高压LDMOS器件ESD特性的影响。文中采用了多种结构对上述参数进行优化,并将其在0.35μm BCD工艺下进行试验,测试结果表明增加寄生电阻可以有效地提高器件的ESD泄放能力,最优结构的二次击穿电流由原始器件的0.75A增大到3.5A,即泄放电流增加了367%。