英飞凌在IEDM展示新型穿隧式场效应晶体管

2004年12月13-15日，在美国旧金山举行的2004年IEEE国际电子器件会议(IEDM)上，英飞凌科技公司(Infineon Technologies)的科学家宣读了几份论文，展示了他们取得的成果。英飞凌和德国慕尼黑科技大学共同提出了一种适用于制造低压数字和模拟电路的可伸缩性晶体管概念。现在，人们终于可以将互补穿隧式场效应晶体管(TFET)用于标准硅工艺，制造出具备出色静态和动态性能的芯片。     

一种感应PN结隧穿场效应晶体管

提出了一种在源区形成感应PN结的隧穿场效应晶体管,利用Silvaco TCAD对器件的工作原理进行了验证,并仿真分析了器件的静态电学特性以及动态特性。结果表明,这种结构的TFET具有低的亚阈值斜率(51mV/dec.)、高的开态电流(5.88μA/μm)、高的开/关态电流比(ION/IOFF为107)以及低至9ps的本征延迟时间,表明利用该结构的TFET器件有望构成高速低功耗逻辑单元。     

隧穿晶体管研究进展

随着晶体管尺寸不断缩小,CMOS电路的功耗问题变得日益严重。隧穿晶体管是一种基于载流子的隧道效应工作的器件,可以在室温下实现小于60 mV/dec的亚阈值摆幅,具有很好的低功耗应用前景。但常规的隧穿晶体管导通电流比较小,而且具有双极特性。首先介绍了隧穿晶体管的结构和工作原理。其次,针对常规隧穿晶体管问题,综述了国内外研究进展,包括Ge材料隧穿晶体管、纳米线隧穿晶体管等。最后介绍了一种基于隧穿介质层的新型隧穿晶体管,器件仿真结果表明这种新型器件可以有效抑制双极特性。     

基于共振隧穿二极管的TSRAM设计

介绍了基于共振隧穿二极管的隧穿静态随机存储器的单元结构和原理.讨论了nMOS,pMOS和CMOS作为单元里的选中管的特点,综合考虑面积和功耗后,发现nMOS是选中管的最佳选择.设计了基于RTD的TSRAM系统结构.模拟显示了这种新型存储器具有高集成度、高速和低功耗的优势.     

隧穿场效应晶体管的特性分析

随着器件尺寸不断缩小,半导体器件面临诸多问题,如短沟道效应严重、泄露电流大、高功耗等,针对这些问题,领域内提出了各种解决方案,其中隧道场效应晶体管得到广泛关注,它是一种新型的低功耗器件,其阈值泄露小,可抗短沟道效应.本文以隧穿场效应晶体管的工作原理、影响器件性能的因素和发展概况为着眼点,简析该新型器件.     

基于共振隧穿二极管的TSRAM设计

介绍了基于共振隧穿二极管的隧穿静态随机存储器的单元结构和原理.讨论了n MOS,p MOS和CMOS作为单元里的选中管的特点,综合考虑面积和功耗后,发现n MOS是选中管的最佳选择.设计了基于RTD的TSRAM系统结构.模拟显示了这种新型存储器具有高集成度、高速和低功耗的优势.     

基于共振隧穿二极管的集成电路研究

RTD基集成电路所具有的超高速、低功耗和自锁存的特性,使其在数字电路、混合信号电路以及光电子系统中有着重要的应用。首先对RTD与化合物半导体HEMT,HBT以及硅CMOS器件的集成工艺进行了介绍。在MOBILE电路及其改进和延伸的基础上,对高速ADC／DAC电路和低功耗的存储器电路进行了具体的分析。最后对RTD基电路面临的主要问题和挑战进行了讨论,提出基于硅基RTD与线性阈值门（LTG）逻辑相结合是未来纳米级超大规模集成电路的最佳发展方向。     

一种新型隧穿场效应晶体管

提出了一种新型隧穿场效应晶体管(TFET)结构,该结构通过在常规TFET靠近器件栅氧化层一侧的漏-体结界面引入一薄层二氧化硅(隔离区),从而减小甚至阻断反向栅压情况下漏端到体端的带带隧穿(BTBT),减弱TFET的双极效应,实现大幅度降低器件泄漏电流的目的。利用TCAD仿真工具对基于部分耗尽绝缘体上硅(PDSOI)和全耗尽绝缘体上硅(FDSOI)的TFET和新型TFET结构进行了仿真与对比。仿真结果表明,当隔离区宽度为2 nm,高度大于10 nm时,可阻断PDSOI TFET的BTBT,其泄漏电流下降了4个数量级;而基于FDSOI的TFET无法彻底消除BTBT和双极效应,其泄漏电流下降了2个数量级。因此新型结构更适合于PDSOI TFET。     

量子效应和小型化对隧穿晶体管特性的影响

基于二维器件仿真工具,研究了量子效应和小型化对双栅隧穿场效应晶体管的特性和可靠性的影响.隧穿晶体管中的量子效应除了带间隧穿,还包括量子统计效应和垂直沟道方向的量子限制效应.研究表明,量子统计效应和量子限制效应对隧穿晶体管的电流电压特性,特别是正偏压温度不稳定性(PBTI)是非常重要的.另外,随着沟道长度和体硅厚度的缩小,隧穿晶体管的电流电压特性和可靠性都得到了改善,但在保持相同等效氧化层厚度的情况下,使用高介电常数的栅介质不会改善器件的电流电压特性及可靠性.     

肖特基栅型共振隧穿晶体管的制作研究

已研制成了肖特基栅共振隧穿晶体管,在双势垒结构上蒸发铂金形成栅。通过调制准二维电子积累层的面积进而达到控制隧穿电流的目的。并对发射极正反接电压不同而出现的不同调制现象进行了分析。     

共振隧穿器件及其集成技术发展趋势和最新进展

介绍了共振隧穿器件及其特点,论述了该类器件及其集成技术的发展趋势和最新进展,特别是SiO 2S/iS/iO 2共振隧穿二极管及其集成电路的研制成功是一个突破性的进展。     

Design of replica bit line control circuit to optimize power for SRAM

A design of a replica bit line control circuit to optimize power for SRAM is proposed. The proposed design overcomes the limitations of the traditional replica bit line control circuit, which cannot shut off the word line in time. In the novel design, the delay of word line enable and disable paths are balanced. Thus, the word line can be opened and shut off in time. Moreover, the chip select signal is decomposed, which prevents feedback oscillations caused by the replica bit line and the replica word line. As a result, the switch power caused by unnecessary discharging of the bit line is reduced. A 2-kb SRAM is fully custom designed in an SMIC 65-nm CMOS process. The traditional replica bit line control circuit and the new replica bit line control circuit are used in the designed SRAM, and their performances are compared with each other. The experimental results show that at a supply voltage of 1.2 V, the switch power consumption of the memory array can be reduced by 53.7%.     

用0.8μm工艺技术设计的65-kb BiCMOS SRAM

设计了一种65-kb BiCMOS静态随机存取存储器(SRAM)的存储单元及其外围电路,提出了采用先进的0.8mm BiCMOS工艺,制作所设计SRAM的一些技术要点。实验结果表明,所设计的BiCMOSSRAM,其电源电压可低于3V,它既保留了CMOS SRAM低功耗、高集成密度的长处,又获得了双极型(Bipolar)电路快速、大电流驱动能力的优点,因此,特别适用于高速缓冲静态存储系统和便携式数字电子设备中。     

SRAM版图布局方向对产品失效率的影响

静态随机存储器(SRAM)是集成电路中重要的存储结构单元。由于其制备工艺复杂、关键尺寸较小、对设计规则的要求最为严格,因此SRAM的质量是影响芯片良率的关键因素。针对一款微控制单元(MCU)芯片的SRAM失效问题,进行逻辑地址分析确认失效位点,通过离子聚焦束(FIB)切片及扫描电子显微镜(SEM)分析造成失效的异常物理结构,结合平台同类产品的设计布局对比及生产过程中光刻工艺制程的特点,确认失效的具体原因。对可能造成失效的工艺步骤或参数设计实验验证方案,根据验证结果制定相应的改善措施,通过良率测试及SEM照片确认改善结果,优化工艺窗口。当SRAM中多晶硅线布局方向与测试单元中一致时,工艺窗口最大,良率稳定;因此在芯片设计规则中明确SRAM结构布局方向,对于保证产品的良率具有重要意义。     

基于RTD与CMOS的新型数字电路设计

纳米电子器件RTD与CMOS电路结合,这种新型电路不仅保持了CMOS动态电路的所有优点,而且在工作速度、功耗、集成度以及电路噪声免疫性方面都得到了不同程度的改善和提高。文中对数字电路中比较典型的可编程逻辑门、全加器电路进行了设计与模拟,并在此基础上对4×4阵列纳米流水线乘法器进行了结构设计。同时讨论了在目前硅基RTD器件较低的PVCR值情况下实现相应电路的可行性。     

抗DPA攻击的功耗平衡SRAM设计

A power balance static random-access memory(SRAM) for resistance to differential power analysis(DPA) is proposed. In the proposed design, the switch power consumption and short-circuit power consumption are balanced by discharging and pre-charging the key nodes of the output circuit and adding an additional shortcircuit current path. Thus, the power consumption is constant in every read cycle. As a result, the DPA-resistant ability of the SRAM is improved. In 65 nm CMOS technology, the power balance SRAM is fully custom designed with a layout area of 5863.6 μm~2.The post-simulation results show that the normalized energy deviation(NED) and normalized standard deviation(NSD) are 0.099% and 0.04%, respectively. Compared to existing power balance circuits, the power balance ability of the proposed SRAM has improved 53%.     

CMOS负阻单元逻辑电路及其发展前景

在回顾了多值逻辑(MVL)电路的优点、分析了共振隧穿器件(RTD)电路的特点和比较了各种类型负阻器件性能的基础上,提出了利用CMOS型负阻单元作为基础性器件设计并实现CMOS型逻辑电路的新概念,并指出了此研究领域的几个重点研究内容和方向。     

GaAs微波单片集成电路(MMIC)的可靠性研究

本文介绍了GaAs MMIC的可靠性研究与进展，重点介绍了工艺表征工具（TCV）、工艺控制监测（PCM）和统计工艺控制（SPC）等实现产品高质量、高可靠性和可重复性的可靠性保障技术，为国内GaAs MMIC可靠性研究提供了新的思路。     

A review on SRAM-based computing in-memory: Circuits,functions, and applications

Artificial intelligence (AI) processes data-centric applications with minimal effort. However, it poses new challenges to system design in terms of computational speed and energy efficiency. The traditional von Neumann architecture cannot meet the requirements of heavily data-centric applications due to the separation of computation and storage. The emergence of computing in-memory (CIM) is significant in circumventing the von Neumann bottleneck. A commercialized memory architecture, static random-access memory (SRAM), is fast and robust, consumes less power, and is compatible with state-of-the-art technology. This study investigates the research progress of SRAM-based CIM technology in three levels: circuit, function, and application. It also outlines the problems, challenges, and prospects of SRAM-based CIM macros.