MLC型NAND闪存的比特翻转译码算法研究

随着闪存编程/擦除循环次数的增加,多级单元(Multi-Level Cell,MLC)的氧化隔离层被破坏,进而导致闪存的可靠性急剧降低。针对这种情况,在深入分析MLC闪存信道模型和数据保持噪声模型的基础上,提出了一种MLC型NAND闪存的比特翻转译码算法。仿真结果表明,在MLC闪存信道下,该方法既可保证闪存单元的可靠性,又具有较短闪存单元的读取时间,从而实现了译码复杂度和性能间的良好折衷。     

LDPC比特翻转译码算法的分析与改进

利用统计译码思想由LDPC（Low Density Parity Check）码校验矩阵通过矢量的线性组合构造出一个新的低密度校验矢量集合，并结合LDPC码并行比特翻转译码算法的环检测等特点的分析，提出了一种新的硬判决译码方案。仿真结果表明：改进算法在译码性能上接近BP算法，又保持了并行比特翻转算法迭代次数少的优点。     

基于变量节点更新的梯度下降比特翻转译码算法

由于变量节点自身的可靠性度量值不会随着迭代译码过程中比特被翻转而更新,因此翻转函数值的计算并不准确,进而影响了梯度下降比特翻转算法的译码性能。在深入分析梯度下降比特翻转译码算法的基础上,提出了一种基于变量节点更新的加权梯度下降比特翻转译码算法。该算法为翻转函数引入了校验节点的可靠度外信息权重和变量节点可靠性的更新规则,从而使翻转函数值的计算更加精确。仿真结果表明,与现有的梯度下降译码算法相比,在加性高斯白噪声信道下,该算法有效提升了误码率性能。     

基于非均匀感知策略的MLC闪存系统

面向多级单元（Multi-Level Cell,MLC）的LDPC码的最小和（Min-Sum,MS）译码算法译码性能取决于码字中每个比特对应的对数似然比（Log-Likelihood Ratio,LLR）的准确度,然而基于均匀感知策略的MLC电压读取方法需要提高感知精度才能获取精度高的LLR值,这将增加MLC闪存单元的读取时间. 针对这种情况,本文提出一种基于非均匀感知策略的MLC闪存MS译码算法,该算法对MLC闪存阈值电压的感知采用非均匀的感知策略. 在相同的感知精度下,相比于均匀感知策略,非均匀感知策略能够提高LLR的准确度,获得更低的原始比特错误率. 仿真结果表明,在MLC闪存信道条件下,该算法既可保证MLC闪存单元可靠性,而且保持较快的读取速度,从而实现了译码速度和译码性能间的良好折衷.     

一种适用于MLC闪存的CCI噪声均衡化算法

随着多级单元(Multi-Level Cell,MLC)闪存存储密度的增加,单元间干扰(Cell-to-Cell Interference,CCI)成为影响NAND闪存可靠性的主要噪声。在深入研究MLC闪存模型和CCI噪声模型的基础上,提出了一种MLC闪存的CCI噪声均衡化算法。该算法通过估计CCI干扰强度进而对感知MLC阈值电压进行补偿,可以更准确地读取MLC单元中存储的信息。仿真结果表明,在MLC闪存信道条件下,CCI噪声均衡化算法可以有效减少相邻状态的阈值电压交叉现象,有助于降低原始比特错误率,增强MLC闪存的可靠性。     

简单高效的低密度奇偶校验码比特翻转译码算法

为了提高比特翻转(BF)效率,提出一种基于平均幅度的低密度奇偶校验(LDPC)码加权梯度下降比特翻转译码算法。该方法首先以信息节点的平均幅度作为校验方程的可靠度,再用其对双极性校验子进行加权,从而构造出更加高效的比特翻转函数。在加性高斯白噪声(AWGN)信道下,误比特率(BER)为10-5时进行仿真实验,相比传统的梯度下降和基于可靠度比率的加权梯度下降比特翻转算法,所提出的算法可分别获得0.08dB和0.29dB的增益;同时,平均迭代次数可分别降低72.6%和9.3%。实验结果表明,所提算法在获得一定编码增益的同时,平均迭代次数也有所降低,可见该算法在纠错性能、实现复杂度和时延之间达到了更好的平衡匹配,能适用于实时性要求较高的高速通信系统。     

一种适用于MLC闪存的缩短极化码算法研究

多级单元(Multi-level Cell,MLC)闪存经过大量编程/擦除(Program/Erase,P/E)循环操作之后,MLC单元中隧道氧化层被破坏使得存储在浮栅中电荷容易泄漏,进而导致存储的数据不可靠。在深入研究极化码(Polar code)编译码原理、MLC闪存模型和P/E循环引发噪声的基础上,提出一种适用于MLC闪存系统的缩短Polar码。仿真结果表明,在MLC闪存信道条件下,该方法既可保证MLC闪存单元的可靠性,同时又可保持较低的译码复杂度,从而实现了译码复杂度和性能间的良好折衷。     

基于可信度信息的改进加权比特翻转算法

在研究几种加权比特翻转算法的基础上,提出了一种新的针对LDPC码的改进加权比特翻转算法。加权比特翻转（WBF）算法中的错误度量考虑了校验节点的可信度信息,在此基础上,相关的改进WBF（IWBF）算法考虑了消息本身对符号判决的影响,进一步提高了性能。但是在IWBF算法中,必须通过仿真,才能获得使译码性能较优的符号可信度加权参数。提出了一种同时考虑符号可信度和校验可信度的算法,不需要调整加权参数,即可获得较优性能。仿真显示提出的加权比特翻转算法是可行且有效的。     

规则低密度校验码的比特翻转解码算法研究

本文提出一种规则低密度校验码的比特翻转迭代解码算法。在解码算法的每一次迭代运算过程中,解码运算可以从总体上分为两个阶段：首先,满足可靠性要求的校验节点从与其相邻接的信息节点中选择一个信息比特作为翻转候选比特;然后,解码算法采用投票的方法对于这些候选翻转比特进行进一步的筛选。本算法由于对于最终翻转比特的选择结果是通过两次筛选而得到的,从而极大地降低了误翻的概率,加快了迭代解码算法的收敛速度,提高了系统的性能。另外,在第一阶段的比特选择过程中,我们综合校验节点所提供的校验检测信息和信道输出所提供的可靠性信息,提出了新的翻转比特选择标准。仿真结果表明,本文所提出的解码算法有着较好的性能,在解码运算复杂度和纠错性能之间提供了另外一个均衡。     

基于三层级低开销的FPGA多比特翻转缓解技术

商用现货型FPGA被认为是解决目前空间应用对处理能力需求不断增加的唯一途径,由于其对多比特翻转的敏感性,需要针对空间应用的单粒子效应采取专门的设计加固技术。提出了基于用户逻辑层、配置存储器层和控制层3个层级的容错技术框架。在用户逻辑层,提出了一种新型的低开销的FTR策略用于用户逻辑的错误检测;在配置存储器级,提出了基于模块和帧的动态部分可重构策略用于处理配置存储器的错误;在控制级,以Xilinx ZYNQ片上系统型FPGA为目标,利用其嵌入的硬核处理器进行基于检查点和卷回体制的电路状态保存和恢复。整个容错技术框架在7级流水的LEON3开源器处理器中进行了故障注入的试验验证,试验结果显示在增加85%的LUT资源和125%的触发器资源使用条件下,99.997%注入的故障得到了及时纠正。     

Polar-coded forward error correction for MLC NAND flash memory

With the ever-growing storage density, high-speed, and low-cost data access, flash memory has inevitably become popular. Multi-level cell (MLC) NAND flash memory, which can well balance the data density and memory stability, has occupied the largest market share of flash memory. With the aggressive memory scaling, however, the reliability decays sharply owing to multiple interferences. Therefore, the control system should be embedded with a suitable error correction code (ECC) to guarantee the data integrity and accuracy. We proposed the pre-check scheme which is a multi-strategy polar code scheme to strike a balance between reasonable frame error rate (FER) and decoding latency. Three decoders namely binary-input, quantized-soft, and pure-soft decoders are embedded in this scheme. Since the calculation of soft log-likelihood ratio (LLR) inputs needs multiple sensing operations and optional quantization boundaries, a 2-bit quantized hard-decision decoder is proposed to outperform the hard-decoded LDPC bit-flipping decoder with fewer sensing operations. We notice that polar codes have much lower computational complexity compared with LDPC codes. The stepwise maximum mutual information (SMMI) scheme is also proposed to obtain overlapped boundaries without exhausting search. The mapping scheme using Gray code is employed and proved to achieve better raw error performance compared with other alternatives. Hardware architectures are also given in this paper.     

Plane级的闪存固态盘并行调度算法

为有效缓解固态盘的存储瓶颈问题,针对闪存固态盘内部芯片的工作原理和物理特性,将并行调度技术引入闪存固态盘的闪存转换层(FTL)的设计中,设计并实现了一种plane级的并行调度算法,基本方法就是将一个读写请求分解成多个段,在多个plane上并行的执行,通过更均衡的分配I/O负载,可以显著提高闪存固态盘的整体读写性能。通过设置不同的芯片参数进行了模拟与测试,实验结果表明,采用并行调度技术可以有效提高闪存固态盘中存储芯片之间的并行度,以及芯片内部各个单元之间的并行度,闪存固态盘的读写延时均有较大改善。     

基于逻辑区间热度的NAND闪存垃圾回收算法

针对现有的NAND闪存垃圾回收算法中回收性能不高,磨损均衡效果差,并且算法内存开销大的问题,提出了一种基于逻辑区间热度的垃圾回收算法。该算法重新定义了热度计算公式,把连续逻辑地址的NAND内存定义为一个热度区间,以逻辑区间的热度来代替逻辑页的热度,并将不同热度的数据分开存储到不同擦除次数的闪存块上,有效地实现了数据冷热分离,并且节约了内存空间。同时,算法还构造了一种新的回收代价函数来选择回收块,在考虑回收效率的同时,还兼顾了磨损均衡的问题。实验结果表明,该算法与性能优异的FaGC算法相比,总的擦除次数减少了11%,总的拷贝次数减少了13%,擦次数最大差值减少了42%,内存消耗能减少了75%。因此,该算法有利于增加闪存可用空间,改善闪存系统的读写性能,延长闪存使用寿命。     

ComboFTL: Improving performance and lifespan of MLC flash memory using SLC flash buffer

Multi-level cell (MLC) flash memory has lower bit cost compared to single-level cell (SLC) flash memory. However, there are several obstacles to the wide use of MLC flash memory, including slow write performance and shorter lifespan. To improve the performance and lifespan of MLC flash memory, we propose an FTL (flash translation layer) for MLC flash memory, called ComboFTL. By exploiting the SLC mode of MLC flash memory, ComboFTL manages a small SLC region for hot data and a large MLC region for cold data. To provide the performance and lifespan similar to those of SLC flash memory, ComboFTL identifies the hotness/coldness of data effectively. It can also adjust its several policies based on workload changes. Our experimental results showed that ComboFTL improves the write performance and lifespan of MLC flash memory significantly.     

基于闪存的混合存储系统缓冲区管理算法

由于基于闪存的混合存储系统充分利用了闪存的高速随机读和磁盘的快速顺序写的特性,近年来已经成为了数据库管理系统的二级存储层的高效存储模式,但其I/O访问开销是一个继续提高存储性能的瓶颈.为了降低混合存储系统的I/O访问开销,提出了一种自适应缓冲区管理算法DLSB.该算法根据数据页的逻辑代价和物理代价进行自适应的数据域选择;并在选择的数据域中,比较闪存队列和磁盘队列容量的实际值与理想值来确定数据页的置换,达到了提高I/O访问效率的目的.实验结果表明,该算法有效且可行,显著降低了混合存储系统的I/O访问开销.     

一种改进的闪存数据库Sort-Merge-Join算法*

在对传统的Sort-Merge-Join算法进一步研究的基础上,提出了一种改进的闪存数据库Sort-Merge-Join算法。该算法只对小关系进行外排序,避免了大关系的外排序,节省了大量时间,同时最小化了中间临时表,达到了少写闪存、减小擦除代价的目的。通过理论分析和与传统Sort-Merge-Join算法在闪存上的比较实验,证明了该算法的优越性。     

基于逻辑页冷热分离的NAND闪存磨损均衡算法

针对现有的NAND闪存垃圾回收算法对磨损均衡考虑不足的问题,提出了一种基于逻辑页冷热分离的NAND闪存磨损均衡算法。算法同时考虑了无效页的年龄、物理块的擦除次数以及物理块更新的频率,采用混合模式选择回收符合条件的物理块。同时,推导了一种新的逻辑页热度计算方法,并将回收块上有效页数据按照逻辑页的热度进行了冷热分离。实验结果表明,与GR算法、CB算法、CAT算法以及FaGC算法相比,该算法不仅在磨损均衡上取得了很好的效果,而且总的擦除次数与拷贝次数也有了明显减少。     

基于Rollout算法的序贯多故障诊断策略

针对目前大部分序贯多故障诊断算法需要计算最小碰集、计算方法较为复杂的问题,在对多故障相关矩阵模型进行转换的基础上,利用Rollout算法对基于信息熵的多故障诊断策略进行优化,提出一种新的多故障诊断策略。实例计算结果表明,与现有算法相比,所提出方法的期望测试费用更低,且具有先测试后修复的特点,在实际工程中更便于操作。