A hardwired NoC infrastructure for embedded systems on FPGAs

A hardwired network-on-chip based on a modified Fat Tree (MFT) topology is proposed as a communication infrastructure for future FPGAs. With extremely simple routing, such an infra structure would greatly enhance the ongoing trend of embedded systems implementation using multi-cores on FPGAs. An efficient H-tree based floor plan that naturally follows the MFT construction methodology was developed. Several instances of the proposed NoC were implemented with various inter-routers links progression schemes combined with very simple router architecture and efficient client network interface (CNI). The performance of all these implementations was evaluated using a cycle-accurate simulator for various combinations of NoC sizes and traffic models. Also a new data transfer circuit for transferring data between clients and NoC operating at different (unrelated) clock frequencies has been developed. Allowing data transfer at one data per cycle, the operation of this circuit has been verified using gate-level simulations for several ratios of NoC/client clock frequencies.     

可重构计算混合系统硬件的设计与实现

可重构计算系统中软硬件资源的管理缺乏统一的机制,资源不能被有效利用。为此,设计并实现一种硬件任务模型,为上层软件提供统一的硬件接口,使操作系统能够对软硬件任务进行统一管理,并给出硬件任务下载器的实现结构及工作流程。实验结果表明,该硬件任务模型的运行效率较高,硬件任务下载器能较大地提高硬件任务的下载速率。     

一种神经网络硬件实现的可重构设计

以BP网络为例,提出了一种可重构神经网络硬件实现方法。通过可重构体系结构、可重构部件的设计,可以灵活地实现不同规模、传递函数及学习方法的神经网络,从而搭建起神经网络快速硬件实现的平台。经过对一个模式识别问题的实现和测试,证明了这种设计方法的可行性。     

粒子群优化算法的硬件实现及其性能分析

介绍量子粒子群优化(QPSO)算法的硬件实现方法并对其进行性能分析。将QPSO算法应用于现场可编程门阵列开发板,并对比了不同硬件实现方式的运算速度和资源耗费。采用硬件并行和流水技术缩短算法的运算时间,仿真结果表明,硬件化QPSO的运算时间为原Matlab中运算时间的0.032%。     

工作于CBC模式的AES算法可重配置硬件实现

分组加密算法的工作模式选择对于敏感信息的安全至关重要。文中采用可重配置硬件设计了一个工作于CBC模式的AES核,并对关键单元的硬件设计进行了优化。仿真和实验测试结果表明,设计的AES核能够稳定地工作于CBC模式,实现对敏感信息的高速加密处理。     

基于现场可编程门阵列的SMS4故障检测实现

硬件实现的SMS4加密算法计算过程中容易出现故障,为防止攻击者利用故障信息进行故障攻击从而破解SMS4算法,提出一种针对SMS4算法的故障检测方案。该方案首先分析了硬件实现的SMS4算法出现故障的位置及其影响,然后在关键路径上建立了3个检测点,通过实时监测检测点来定位算法执行过程中出现的故障。一旦成功检测到故障,立即重新执行算法以保证攻击者难以获取有效的故障信息。将提出的方案和原无故障检测的算法分别在Xilinx公司的Virtex-7和Altera公司的Cyclone Ⅱ EP2C35F76C6两个现场可编程门阵列(FPGA)上综合实现,在Virtex-7上,提出的带故障检测的方案比原算法占用逻辑资源增加30%,吞吐量相当;在EP2C35F76C6上比原算法增加0.1%的硬件资源,吞吐量达到原来的93%。实验结果表明,在尽量不影响吞吐量的前提下,提出的方案占用硬件资源小,并且可以有效地检测出故障,从而避免SMS4算法受到故障攻击。     

FPGA在实时嵌入式微机数据采集中的应用

比较了常规的模拟量和数字量数据采集,给出了一个用现场可编程门阵列（FPGA）实现的实时嵌入式微机数据采集系统的软件/硬件设计方法,将部分软件的功能改由硬件实现,从逻辑上大大简化了嵌入式软件的设计。     

基于FPGA的AES加/解密算法的可重构设计

高级加密标准(AES)的传统实现方法是对加/解密算法进行单独设计,占用了过多的硬件资源。该文在分析AES加/解密算法机理的基础上,介绍了算法各模块的设计方法,通过分析提取了加/解密算法之间存在的共性,给出算法的可重构设计实例。通过FPGA仿真验证,该方案与传统设计方案相比,减少了资源的消耗。     

可重构的串行高级加密标准加解密电路设计

为了进一步提高高级加密标准(AES)算法在现场可编程门阵列(FPGA)上的硬件资源使用效率,提出一种可支持密钥长度128/192/256位串行AES加解密电路的实现方案。该设计采用复合域变换实现字节乘法求逆,同时实现列混合与逆列混合的资源共享以及三种AES算法密钥扩展共享。该电路在Xilinx Virtex-Ⅴ系列的FPGA上实现,硬件资源消耗为1871slice、4RAM。结果表明,在最高工作频率173.904MHz时,密钥长度128/192/256位AES加解密吞吐率分别可达2119/1780/1534Mb·s^(-1)。该设计吞吐率/硬件资源比值较高,且适用支持千兆以太网。     

基于FPGA的程控数字交换网络设计

数字交换网络在程控数字交换系统中占有重要的地位.其容量的大小、可靠性直接关系到整个系统的交换能力及系统的可靠性.目前在交换局中运行的程控交换设备,其数字交换网络大多采用专用芯片来实现,容量有限,扩展性差,成本较高.介绍一种采用FPGA技术实现的单芯片4K*4K容量的无阻塞交换网络设计,具有容量大、交换能力强、稳定可靠,成本低等优点,大大提升了交换网络的整体性能.     

一种面向FPGA的快速Hough变换

在FPGA上设计并实现了一种用于直线检测的快速Hough变换方法。使用分类滤波器把直线目标分成多个方向,使多个方向上的运算在空间上实现了并行处理;在每个方向上,设计实现了一种用于Hough变换的流水线处理结构;提出了一种基于直方图统计的两阶段搜索算法。大量的实验验证了提出的Hough变换实现方法的可行性,结果证明该方法占用空间少,实时性高。     

基于FPGA的可重构JH算法设计与实现

针对现有可重构JH算法硬件实现方案吞吐量较低的问题,利用查找表方法对S盒进行优化,使改进的JH算法在现场可编程门阵列上实现时具有速度快和面积小的特点,在此基础上提出一种可重构方案。实验结果证明,该方案最高时钟频率可达322.81 MHz,占用 1 405 slices,具有资源占用少、性能参数较好、功耗较低等特点。     

基于FPGA的频偏估计算法实现

在OQPSK调制的数字无线通信系统中,利用时域自相关算法进行频偏估计时需要进行大量自相关运算,导致运算复杂度较高。针对该问题,对基于相邻接收信号自相关函数相位差的频偏估计算法进行优化,提出一种适合现场可编程门阵列( FPGA)实现的硬件方案。通过对三口RAM读地址的控制进行数据连接实现串行运算,节省了大量硬件资源。使用加减运算对滑动自相关运算进行改进,降低了运算复杂度。对整个系统进行时序仿真验证,结果表明,FPGA实现的频偏估计结果接近于真实值,证明了方案的可行性及算法的正确性。     

基于动态局部重配置的FPGA抗辐射模拟

提出一种与具体硬件结构无关、基于权重的错误注入模型,用于准确模拟基于SRAM的现场可编程门阵列抗辐射性能。提出基于JTAG边界扫描技术和动态局部重配置的错误注入模拟平台。实验结果证明,由该软件模型和硬件平台组成的错误注入系统具有良好通用性,能更准确、高效地进行模拟,且成本较低。     

并行高效BCH译码器设计及FPGA实现

针对并行BCH译码器的特点,采用异或门实现有限域上常系数乘法,从而降低硬件复杂度。先计算部分错误位置多项式,再根据仿射多项式和格雷码理论,进行逻辑运算得到剩余的错误位置多项式,从而减少了系统所占用的资源。在现场可编程门阵列(FPGA)开发软件ISE10.1上进行了时序仿真,验证了该算法时间和空间的高效性。     

可信平台模块中16位微处理器FPGA实现与验证

可信计算框架的核心是称为可信平台模块（Trusted Platform Module）的可信芯片。提出一种新型设计理念,尝试在FPGA芯片上自主设计TPM内部的微处理器及指令系统,从最底层保证芯片安全性。作为先期可行性研究,设计实现了具有相对完善的指令系统的16位微处理器,为了验证其对外围设备接口的可操作性,针对内藏T6963C液晶屏和4位动态共阴数码管分别设计出相应输出接口模块,使程序执行结果得到直观的显示。由于指令系统完全自主设计,具有较高的安全性和可扩展性,为将来安全微处理器的研制也积累了一定的经验。     

可重构计算硬件平台的改进设计

针对现有可重构计算硬件平台配置时间长、灵活性受限的缺陷,提出一种改进设计。基于支持二维重构区域的Virtex-4现场可编程门阵列(FPGA)芯片,使重构模块放置更灵活、芯片面积利用率更高,通过将单片FPGA和外设集成在一块印刷电路板上,使系统的结构更紧凑,利用FPGA内嵌微处理器减轻通信和访存开销。调试结果表明,改进平台灵活性较高、功能和可扩展性更强。     

可重构散列函数密码芯片的设计与实现

根据不同环境对安全散列算法安全强度的不同要求,采用可重构体系结构的思想和方法,设计一种可重构的散列函数密码芯片。实验结果表明,在Altera Stratix II系列现场可编程门阵列上,SHA-1, SHA-224/256, SHA-384/512的吞吐率分别可达到727.853 Mb/s, 909.816 Mb/s和1.456 Gb/s。     

一种全数字锁相环的设计与应用

介绍一种采用FPGA设计实现的ADPLL的结构及特点,并用该锁相环产生SDH设备的外同步时钟。由于该锁相环的负反馈时钟采用了初始受控分频设计、并采用了合理的环路滤波算法,该ADPLL同传统的数字锁相环(DPLL)一样,在参考源切换过程中输出时钟平滑稳定;同时也和传统的模拟锁相环(APLL)一样,在锁定状态下有稳态相差。对输出时钟的测试表明,该ADPLL产生的SDH外同步输出时钟满足系统的应用要求。     

Leveraging cost matrix structure for hardware implementation of stereo disparity computation using dynamic programming

Dynamic programming is a powerful method for solving energy minimisation problems in computer vision, for example stereo disparity computations. While it may be desirable to implement this algorithm in hardware to achieve frame-rate processing, a na?¨ve implementation may fail to meet timing requirements. In this paper, the structure of the cost matrix is examined to provide improved methods of hardware implementation. It is noted that by computing cost matrix entries along anti-diagonals instead of rows, the cost matrix entries can be computed in a pipelined architecture. Further, if only a subset of the cost matrix needs to be considered, for example by placing limits on the disparity range (include neglecting negative disparities by assuming rectified images), the resources required to compute the cost matrix in parallel can be reduced. Boundary conditions required to allow computing a subset of the cost matrix are detailed. Finally, a hardware solution of Cox’s maximum-likelihood, dynamic programming stereo disparity algorithm is implemented to demonstrate the performance achieved. The design provides high frame rate (>123 fps) estimates for a large disparity range (e.g. 128 pixels), for image sizes of 640 × 480 pixels, and can be simply extended to work well over 200 fps.