基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法

为减少三维芯核绑定前和绑定后的测试时间,降低测试成本,提出了基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法.所提方法首先通过最大化每条测试外壳扫描链的跨度,使得绑定前高层电路和低层电路的测试外壳扫描链数量尽可能相等.然后,在TSVs(Through Silicon Vias)数量的约束下,逐层的将虚拟层中的扫描元素分配到测试外壳扫描链中,以平衡绑定前后各条测试外壳扫描链的长度.实验结果表明,所提方法有效地减少了三维芯核绑定前后测试的总时间和硬件开销.     

一种可应用于并发在线测试的扫描单元设计

航天等领域对集成电路可靠性要求较高,要求其具有在线测试功能,以便及时发现故障,减少损失。结合现有扫描设计方法,设计了一种改进的扫描单元结构。将该扫描单元应用于时序电路后,能够在电路工作的同时进行测试;通过灵活的时钟选择机制,方便地控制电路进行非并发和并发测试。仿真实验表明,应用本文提出的扫描单元,时序电路能够在增加一定硬件冗余的条件下实现在线测试,时间开销较小,有较高的可靠性和一定的容错能力,实用性强。     

一种先进的有线电视扫描测试系统

本文介绍了有线电视系统测试中，扫描测试的重要性及必要性，重点介绍了隐形扫描测试方法的先进性及如何应用隐形扫描系统方便地完成了扫描测试，并指出了随着有线电视事业的发展，越来越多的人将认识到扫描测试是不可少的重要测试之一。     

ASIC数据采集与处理的实现

介绍了数据采集的原理和ASIC的基本功能实现以及JTAG的边界扫描测试技术。该ASIC已经在各种控制外设中得到了广泛的应用。     

基于CAN总线的嵌入式汽车电子测试系统

为满足汽车厂商对于汽车电子产品的测试需求,提出了基于CAN总线和嵌入式技术的汽车电子检测系统的实现方法。以USB车载音频娱乐系统的测试仪器为例对该方法进行了具体解释,首先给出了硬件设计的基本结构,重点描述了CAN总线控制器和驱动器的电路设计;其次说明了软件设计的分层结构,采用Wince作为仪器的操作系统,具体分析了CAN总线驱动程序在Wince中的实现;最后描述了上层应用程序的具体流程。USB部件测试仪器已成功应用于现场生产中,并取得了良好效果,实践表明,该测试方法是一种有效的解决方案,可以满足汽车厂商的测试需求。     

一种适用于本地网的光缆自动载线测试系统

光纤数字传输网是现代信息社会的基础。随着科学技术的飞速发展,它作为信息高速公路,在经济发展和社会进步中的地位和作用越来越重要。因此,建立一种适合本地网情况的光缆自动测试系统,对本地光纤传输网进行不间断地自动载线监测,及时发现排除故障,对于本地网的维护管     

基于1394总线线缆传输信号质量的测试与研究

1394总线线缆作为信号传输载体,直接影响着高速通信系统中传输信号的安全性和可靠性。为了提高系统的通信质量,文章通过对1394总线线缆传输信号质量的理论分析,并在IEEE-1394总线协议的规范下,设计了传输信号质量的测试方法。根据实验数据分析了影响传输信号质量的因素,进而提出提高通信质量的具体措施,同时也有助于高可靠性1394总线应用系统的进一步发展。     

一种基于PXI总线的通用测试分析系统

介绍了一种基于PXI总线的通用测试分析系统，详细说明了该系统的基本原理、硬件结构和软件结构。该系统采用模块化设计，集成度高、应用范围广，适合不同频率的信号采集与分析。     

USB总线的结构和测试

USB(通用串行总线)是微机的事实上外设互连标准,早期的USB.1.0版本的传输速率只有1.5和12Mb/s,去年升级后2.0版本的传输速率达到480Mb/s,已经适合连接硬磁盘等较高传输速率的微机外设了。目前,微机都配备USB作为标准接口,用于键盘、扫描仪、打印机、鼠标、数字照相机等的接入。测量仪器亦开发出采用USB总线的数据采集、数字示波器、数字多用表等产品。USB总线的主要性能可归纳为:     

一种新的低功耗内建自测法 􀀂 􀀂 􀀂 线性反馈移位寄存器结构的更改

本文提出了一种通过改变线性反馈移位寄存器（LFSR）的结构实现低功耗内建自测试方法。在伪随机测试方式下，随着测试的进行，测试矢量的效率大幅降低。通过改变线性反馈移位寄存器的结构滤掉无效的测试矢量从而实现低功耗测试。实践证明，改变线性反馈称位寄存器的结构的方法是有效的并且对故障覆盖率没有影响。     

基于IP核的芯片级测试结构研究

分析了芯片级测试的特点以及与传统板级测试区别,对SOC测试结构的核心部分测试访问机制(TAM)和Wrapper进行了详细的论述,分析了系统级芯片的测试结构及其优化.     

A Test Time Reduction Algorithm for Test Architecture Design for Core-Based System Chips

This paper deals with the design of SOC test architectures which are efficient with respect to required ATE vector memory depth and test application time. We advocate the usage of a TestRail Architecture, as this architecture, unlike others, allows not only for efficient core-internal testing, but also for efficient testing of the circuitry external to the cores. We present a novel heuristic algorithm that effectively optimizes the TestRail Architecture for a given SOC by efficiently determining the number of TestRails and their widths, the assignment of cores to the TestRails, and the wrapper design per core. Experimental results for four benchmark SOCs show that, compared to previously published algorithms, we obtain comparable or better test times at negligible compute time.     

基于遗传算法的测试访问机制最优化

讨论了使测试访问机制最优化的几个问题,然后试着采用遗传算法来解决这些问题,在两个SoC上用遗传算法进行实验,把实验结果与采用整数线性规划方法(Integer Linear Programming,ILP)的结果进行比较可以发现效果改善的很明显。实验结果说明采用遗传算法对测试访问机制进行最优化处理的效果要好于ILP。     

On IEEE P1500's Standard for Embedded Core Test

The increased usage of embedded pre-designed reusable cores necessitates a core-based test strategy, in which cores are tested as separate entities. IEEE P1500 Standard for Embedded Core Test (SECT) is a standard-under-development that aims at improving ease of reuse and facilitating interoperability with respect to the test of core-based system chips, especially if they contain cores from different sources. This paper briefly describes IEEE P1500, and illustrates through a simplified example its scalable wrapper architecture, its test information transfer model described in a standardized Core Test Language, and its two compliance levels. The standard is still under development, and this paper only reflects the view of six active participants of the standardization committee on its current status.     

Test Wrapper and Test Access Mechanism Co-Optimization for System-on-Chip

Test access mechanisms (TAMs) and test wrappers are integral parts of a system-on-chip (SOC) test architecture. Prior research has concentrated on only one aspect of the TAM/wrapper design problem at a time, i.e., either optimizing the TAMs for a set of pre-designed wrappers, or optimizing the wrapper for a given TAM width. In this paper, we address a more general problem, that of carrying out TAM design and wrapper optimization in conjunction. We present an efficient algorithm to construct wrappers that reduce the testing time for cores. Our wrapper design algorithm improves on earlier approaches by also reducing the TAM width required to achieve these lower testing times. We present new mathematical models for TAM optimization that use the core testing time values calculated by our wrapper design algorithm. We further present a new enumerative method for TAM optimization that reduces execution time significantly when the number of TAMs being designed is small. Experimental results are presented for an academic SOC as well as an industrial SOC.     

基于并行机制的边界扫描技术

在SoC测试时,测试功耗和测试成本是其可测性设计中最重要的一点要求.在分析了常见测试结构的测试功耗的基础上,提出了一种并行扫描机制的测试结构,包括访问机制的设计和测试控制器的设计.该方法可根据测试成本和测试功耗的要求,选择不同的构造方法.     

JTAG测试中扫描链的配置问题研究

分析了常见扫描链路配置中面临的问题,提出了一种扫描链配置方案。结合工程测试中出现的实际问题,给出了有关扫描链路配置的一些建议和注意事项。     

一种基于总线复用的SoC功能测试结构设计

由于SoC结构的复杂性,必须考虑采用多种可测性设计策略.从功能测试的角度出发,提出了一种基于复用片内系统总线的可测性设计策略,使得片内的各块电路都可被并行测试.阐述了其硬件实现及应用测试函数编写功能测试矢量的具体流程.该结构硬件开销小,测试控制过程简单,可减小测试矢量规模,已应用到一种基于X8051核的智能测控SoC,该SoC采用0.35μm工艺进行了实现,面积为4.1 mm×4.1 mm,测试电路的面积仅占总面积的2%.     

Analysis of Test Application Time for Test Data Compression Methods Based on Compression Codes

We present an analysis of test application time for test data compression techniques that are used for reducing test data volume and testing time in system-on-a-chip (SOC) designs. These techniques are based on data compression codes and on-chip decompression. The compression/decompression scheme decreases test data volume and the amount of data that has to be transported from the tester to the SOC. We show via analysis as well as through experiments that the proposed scheme reduces testing time and allows the use of a slower tester. Results on test application time for the ISCAS'89 circuits are obtained using an ATE testbench developed in VHDL to emulate ATE functionality.