基于决策树的SM4分组密码工作模式识别

针对密码体制识别研究缺乏对分组密码工作模式识别的现状,提出一种基于决策树的分组密码工作模式识别方案并应用于国密SM4分组密码算法.在CBC、CFB、OFB、CTR工作模式下对大量文本文件进行加密,得到密文文件,同时构造训练阶段和测试阶段所需要的特征向量空间.在训练阶段通过对特征空间的学习生成决策树,在测试阶段根据生成的...     

SM4密码算法的阶梯式相关能量分析

针对相关能量分析（CPA）易受噪声干扰、分析效率低的问题,提出了一种阶梯式CPA方案。首先,通过构造一种新的阶梯式方案提高CPA中信息的利用率;其次,通过引入confidence指标提升每一次分析的正确率,解决前几次分析正确率得不到保证的问题;最后,基于SM4密码算法结构给出了一个阶梯式CPA方案。模拟实验结果表明,在达到90%分析成功率的前提下,阶梯式CPA比传统CPA减少了25%能量迹条数的需求。现场可编程门阵列（FPGA）上的实验表明,阶梯式CPA恢复完整轮密钥的能力已经非常接近将搜索空间扩展到最大时的极限。阶梯式CPA能以足够小的计算量减少噪声的干扰、提高分析的效率。     

基于国密算法SM2、SM3、SM4的高速混合加密系统硬件设计

随着电子信息技术的快速发展,数据的安全性问题日益严峻,传统单一制密码算法在安全性与运算速率上已不能满足要求。为了解决大数据时代下所提出的加密需求,提出了一种基于国密算法SM2、SM3、SM4的高速混合加密系统的硬件设计方案,并针对SM2和SM4算法的底层硬件结构进行优化：对SM2算法采用Karatsuba Ofman模乘器与点运算并行方案进行优化。对SM4算法提出了一种基于复合域S盒的二次流水全展开硬件架构。实验结果表明,该系统所实现的各算法电路均具有较高性能。SM2的点乘时间缩短至68.37 μs;SM3的杂凑值生成仅需0.71 μs;SM4吞吐率最高达53.76 Gbps。相比同等安全性的SM2算法,该混合系统在加密时间上减小了26.67%,具有实用价值。与相关工作进行对比分析,可证明该方案在安全性和加/解密性能上均有一定优势。     

SM4密码算法的唯密文故障分析

SM4算法是我国公布的首个商用密码算法,用于保护WAPI无线局域网标准中的数据传输,2012年成为国家密码行业标准,2021年作为ISO/IEC国际标准正式发布．在唯密文攻击中,攻击者除了所截获的密文,没有其它可利用的信息,因而获取的信息最少、攻击难度较大．目前,国内外未有公开发表的SM4算法抵抗唯密文攻击的结果．本文采用巴氏系数 汉明重量、詹森香农散度 汉明重量和詹森香农散度 汉明重量 极大似然估计等新型区分器对SM4算法实施唯密文故障分析．仿真实验表明,该方法最少仅需要136个随机故障,可以破译SM4算法的128比特主密钥,且在准确度、成功率、耗时和复杂度等方面攻击效果佳．该结果为无线局域网中密码算法的安全性分析和实现提供了重要参考．     

SM4算法在无线通信中的硬件实现与应用

随着无线通信的快速发展与普及,通信的安全问题成为研究的重点。针对数据吞吐量不高,但实时性要求严格的无线通信问题,设计了一个SM4的硬件电路模块。在Altera的Cyclone系列FPGA上占用1 875个逻辑单元,时钟频率100 MHz,吞吐率为266.5 Mb/s。将该模块应用于此通信链路中,并搭建了一个无线通信加密平台,实验结果表明SM4加密算法在物理层上的应用对于信息传输的安全具有重要意义。     

基于随机性特征的SM4分组密码体制识别

对加密算法的识别是进行密码分析的首要工作.目前的识别方案涵盖了分组密码的识别、流密码的识别以及对称密码和公钥密码混合算法的识别.随着国密算法的应用普及,其安全性也备受关注.针对国密算法提出了基于随机性特征的SM4分组密码体制识别,将国密SM4算法与国际主要标准分组密码算法进行识别.利用随机性测试方法对密文进行特征提取,从而得到特征向量,由这些特征向量构成特征空间,最后借助机器学习算法对特征空间进行训练和测试.实验结果表明,SM4与其他分组密码算法的识别率高达90％以上.后续工作可以对分类算法和特征选取两个方向进行突破,来验证密码识别方案的有效性和可行性.     

SM4国密算法的异构可重构计算系统研究

随着互联网的数据量呈爆炸式增长,以纯软件方式运行的SM4算法速度慢、CPU占用率高,而基于Verilog/VHDL实现的现场可编程门阵列或专用集成电路存在灵活性差、升级维护困难等问题。为了解决上述问题,提出了一种SM4国密算法的异构可重构计算系统的设计方案,采用高层次综合和异构可重构技术,通过优化数据内存分配与传输、优化循环、矢量化内核以及增加计算单元等方式,设计了SM4算法电子密码本模式和计数器模式的定制计算架构,并将该系统部署在FPGA异构平台。实验结果表明：SM4-ECB和SM4-CTR两种主流工作模式的定制计算架构在Intel Stratix 10 GX2800上,吞吐率分别达到109.48 Gbps和63.73 Gbps,是Intel Xeon E5-2650 V2 CPU上对应模式吞吐率的232.63倍和141.62倍。以此核心模块(包含数据输入、加解密、输出)的整体异构可重构计算系统的性能也分别达到了纯软件方式的4.90倍和3.56倍。该方案不仅实现了针对特定模式进行定制加速,而且可以通过硬件重构灵活支持不同的计算模式,兼顾了系统的灵活性和高效性。     

基于HRCA的可重构SM4密码算法研究与实现

针对同时要求高吞吐率和高安全性的应用场景,提出了基于HRCA的高性能可扩展的SM4实现方案。首先,通过分析对 SM4 提取出的不同粒度的基础算核,提出了一个通用的粗粒度可重构计算单元;然后,为满足不同加密模式的需要给出了多种映射策略,根据不同策略将算法映射到重构计算单元;最后,通过分割控制平面和数据平面优化SM4整体架构。实验结果表明,使用所提方法,SM4算法在较低的资源消耗下吞吐量有了明显提高。     

流密码框架下的SM4专用认证加密算法

认证加密算法是能同时满足数据机密性与完整性的对称密码算法,在数据安全领域具有广泛应用。针对基于分组密码的认证加密算法的安全性以及效率需求,提出一种基于SM4轮函数的专用认证加密算法SMRAE。算法采用流密码思想,从SM4底层部件出发,结合Feistel结构设计状态更新函数用于轮变换,处理256 bit消息只需调用4个SM4轮函数指令。在初始化阶段将初始向量和密钥经过16轮迭代,使差分充分随机化;利用SM4加密消息,将生成的密文参与轮变换,实现状态更新和加密并行;解密时先进行消息认证,降低时间消耗,提高算法安全性。安全性分析与实验结果表明SMRAE能够抵抗伪造攻击、差分攻击和猜测攻击等主流攻击,效率高于AES-GCM,与SM4效率相当,具备一定的实用性。     

粒子群优化算法的硬件实现及其性能分析

介绍量子粒子群优化(QPSO)算法的硬件实现方法并对其进行性能分析。将QPSO算法应用于现场可编程门阵列开发板,并对比了不同硬件实现方式的运算速度和资源耗费。采用硬件并行和流水技术缩短算法的运算时间,仿真结果表明,硬件化QPSO的运算时间为原Matlab中运算时间的0.032%。     

基于FPGA的频偏估计算法实现

在OQPSK调制的数字无线通信系统中,利用时域自相关算法进行频偏估计时需要进行大量自相关运算,导致运算复杂度较高。针对该问题,对基于相邻接收信号自相关函数相位差的频偏估计算法进行优化,提出一种适合现场可编程门阵列( FPGA)实现的硬件方案。通过对三口RAM读地址的控制进行数据连接实现串行运算,节省了大量硬件资源。使用加减运算对滑动自相关运算进行改进,降低了运算复杂度。对整个系统进行时序仿真验证,结果表明,FPGA实现的频偏估计结果接近于真实值,证明了方案的可行性及算法的正确性。     

基于FPGA的SM3算法优化设计与实现

介绍SM3密码杂凑算法的基本流程,基于现场可编程门阵列(FPGA)平台,设计SM3算法IP核的整体架构,对关键逻辑进行优化设计。选用Cyclone系列器件作为目标器件,与现有算法进行实现比较,结果表明SM3算法IP核耗费较少的逻辑单元和存储单元,具有最高的算法效率,可为密码片上系统产品的开发提供算法引擎支持。     

基于现场可编程门阵列的SMS4故障检测实现

硬件实现的SMS4加密算法计算过程中容易出现故障,为防止攻击者利用故障信息进行故障攻击从而破解SMS4算法,提出一种针对SMS4算法的故障检测方案。该方案首先分析了硬件实现的SMS4算法出现故障的位置及其影响,然后在关键路径上建立了3个检测点,通过实时监测检测点来定位算法执行过程中出现的故障。一旦成功检测到故障,立即重新执行算法以保证攻击者难以获取有效的故障信息。将提出的方案和原无故障检测的算法分别在Xilinx公司的Virtex-7和Altera公司的Cyclone Ⅱ EP2C35F76C6两个现场可编程门阵列(FPGA)上综合实现,在Virtex-7上,提出的带故障检测的方案比原算法占用逻辑资源增加30%,吞吐量相当;在EP2C35F76C6上比原算法增加0.1%的硬件资源,吞吐量达到原来的93%。实验结果表明,在尽量不影响吞吐量的前提下,提出的方案占用硬件资源小,并且可以有效地检测出故障,从而避免SMS4算法受到故障攻击。     

A directional and scalable streaming deblocking filter hardware architecture for HEVC decoder

In this work, a directional streaming hardware architecture for Deblocking Filter (DBF) of High-Efficiency Video Coding (HEVC) decoder is presented. The architecture uses adaptive parallel and pipeline processing strategies for low power and high-performance applications including broadcasting and Virtual reality etc. In order to remove the dependency from neighboring blocks, a restructured block size have been used. Since, the developed architecture is scalable, 68 × 68 Coding Unit (CU) block processing supports splitting into 36 × 36, 20 × 20 and 12 × 12. The proposed architecture uses 3-stage pipeline to complete the 68 × 68 CU block processing of DBF. The stage-1 micro-pipeline stages of 8, 4, 2 and 1 varied in accordance with CU sizes 68 × 68, 36 × 36, 20 × 20 and 12 × 12 respectively. In stage-2 of main pipeline, the blocks are further processed into single cycle parallel edge-filter. Each 8 × 8 block is processed for DBF Horizontal Filtering (HF) and Vertical Filtering (VF) simultaneously. During the stage-3 process of write-back operations, 4 × 8 blocks are stored into the memory to reconstruct the frame. The design has been implemented in both Field Programmable Gate array (FPGA) Virtex-6 and Application Specific Integrated Circuit (ASIC) using 180 nm technology. The results show that 68 × 68, 36 × 36 and 20 × 20 CU blocks have higher processing speed with reduced resources of 254K, 31K and 14.7K as compared with the previous works. The proposed architecture supports low power and high processing speed applications because of variable throughput.     

改进的中值滤波算法及其FPGA快速实现

针对传统中值滤波算法带来的图像模糊问题,提出一种改进算法,加入阈值比较环节以便更好地保持图像细节。当用FPGA实现中值滤波算法时,传统方法需要较多的时钟周期,由此设计一种新的硬件实现电路,仅用3个周期就能快速地取得中值。仿真结果说明,该改进算法不仅能够取得良好的滤波效果,而且使所处理的图像更加清晰,所设计的硬件电路能够快速、高效地对算法进行实现。     

粒子群优化算法的硬件实现及其性能分析

介绍量子粒子群优化（QPSO）算法的硬件实现方法并对其进行性能分析。将QPSO算法应用于现场可编程门阵列开发板,并对比了不同硬件实现方式的运算速度和资源耗费。采用硬件并行和流水技术缩短算法的运算时间,仿真结果表明,硬件化QPSO的运算时闻为原Matlab中运算时间的0．032％。     

基于SM2算法的密钥安全存储系统设计与实现

目前,密钥成为用户进行身份验证的重要凭据,密钥安全存储在保证用户信息安全中起着重要作用。SM2算法具有高安全性、密钥管理简单等特点,本文首先对SM2算法作简要分析,通过引入USB Key硬件加密技术,提出了一种基于SM2算法的混合USB Key加密算法,通过引入多个变量生成复合多维度SM2密钥,提高了用户进行密钥存储的数据安全性。本文基于Windows 8操作系统,选用USB Key3000D作为开发平台,设计并实现了基于SM2硬件加密算法的用户密钥安全存储系统。经测试,该算法方便可行,加密、解密速度较快且安全性高,使用方便,具有良好的应用效果。     

基于FPGA的可重构JH算法设计与实现

针对现有可重构JH算法硬件实现方案吞吐量较低的问题,利用查找表方法对S盒进行优化,使改进的JH算法在现场可编程门阵列上实现时具有速度快和面积小的特点,在此基础上提出一种可重构方案。实验结果证明,该方案最高时钟频率可达322.81 MHz,占用 1 405 slices,具有资源占用少、性能参数较好、功耗较低等特点。