组相联Cache中漏流功耗优化技术研究

随着集成电路制造工艺进入超深亚微米阶段,漏电流功耗在微处理器总功耗中所占的比例越来越大,在开发新的低漏流工艺和电路技术之外,如何在体系结构级控制和优化漏流功耗成为业界研究的热点.Cache在微处理器中面积最大,是进行漏流控制和优化的首要部件.本文提出了一种LRU-assist算法,利用既有的LRU信息,在保证处理器性能不受影响的前提下,cache的平均关闭率可达53%,大大降低了漏电流功耗.     

深亚微米集成电路静态功耗的优化

随着工艺的发展,器件阈值电压的降低,导致静态功耗呈指数形式增长.进入深亚微米工艺后,静态功耗开始和动态功耗相抗衡,已成为低功耗设计一个不可忽视的因素.针对近年来提出的各种降低静态功耗的设计方法,本文进行了总结.对源极反偏法、双阈值法、变阈值法、多阈值法的原理和应用进行了分析和说明,并通过对各种方法的优缺点进行比较,旨在为集成电路设计人员提供减小静态功耗方面的设计思路和努力方向.     

深亚微米集成电路静态功耗的优化

随着工艺的发展,器件阈值电压的降低,导致静态功耗呈指数形式增长。进入深亚微米工艺后,静态功耗开始和动态功耗相抗衡,已成为低功耗设计一个不可忽视的因素。针对近年来提出的各种降低静态功耗的设计方法,本文进行了总结。对源极反偏法、双阈值法、变阈值法、多阈值法的原理和应用进行了分析和说明,并通过对各种方法的优缺点进行比较,旨在为集成电路设计人员提供减小静态功耗方面的设计思路和努力方向。     

基于统计信息的Cache漏流功耗估算方法

随着工艺尺寸的缩小,漏流功耗逐渐成为制约微处理器设计的主要因素之一.Sleep Cache与Drowsy Cache是两种降低Cache漏流功耗的重要技术.基于统计信息的Cache漏流功耗估算方法(SB-CLPE)用于对Sleep Cache或Drowsy Cache进行Cache漏流功耗估算,根据该方法设计的Cache体系结构能够在程序执行过程中实时估算Cache漏流功耗.通过对所有Cache块的访问间隔时间进行统计,SB_CLPE可以估算出使用不同衰退间隔时Cache的漏流功耗,从而得到使Cache漏流功耗最低的最佳衰退间隔.实验表明,SB_CLPE对Sleep Cache的漏流功耗的估算结果与HotLeakage漏流功耗模拟器通过模拟获得的结果相比,平均偏差仅为3.16%,得到的最佳衰退间隔也可以较好吻合.使用SB_CLPE的Cache体系结构可以用于在程序执行过程中对最佳衰退间隔进行实时估算,通过动态调整衰退间隔以达到最优的功耗降低效果.     

多核处理器可重构Cache功耗计算方法的研究

多核动态可重构Cache是解决Cache功耗困扰的一个重要方法。现有Cache功耗模拟器并不能很好地支持多核动态可重构Cache功耗研究,通过对多核动态可重构Cache的功耗模型进行研究,找到了计算可重构Cache的方法和思路,应用CACTI来分别构建各个组成结构的Cache功耗模型,以较为准确地测算可重构Cache的功耗。在Simics模拟器下构建动态可重构Cache,运行测试程序,对比传统的体系结构,可重构Cache的功耗能够得到10.4%的降低。同时,实验中发现功耗的降低不仅仅是动态可重构Cache贡献的,而是由系统综合产生的,因此在低功耗设计中,要综合考虑整体系统的功耗和性能,避免片面地考虑Cache结构而导致整体功耗的提高。     

降低微机CRT显示器静态功耗的措施

一种控制电路，实现了当键盘和鼠标在一定的时间内无任何操作时，计算机停止向显示器发送视频信号，使ＣＲＴ显示器在Ｗｉｎｄｏｗｓ和ＤＯＳ运行环境下处于静态消隐状态，从而达到降低ＣＲＴ显示器静态功耗和延长ＣＲＴ使用寿命的目的。     

多核多线程处理器二级Cache预取结构的设计

合理的设计二级Cache是有效地减少多核多线程处理器存储器访问延迟的方法。针对现有的多核多线程处理器,讨论了二级Cache的混合预取结构设计方案。通过详细设计和仿真分析,结果表明混合预取结构可有效提高处理器的整体性能。特别是采用不命中混合预取结构的二级Cache性能更佳,适合满足此类结构的多核多线程处理器需求。     

片上多处理器末级Cache优化技术研究

片上多核技术的出现给处理器的设计和实现带来很多挑战,片上存储系统的设计就是其中最重要的方面之一.为了缓解日益严峻的存储墙问题,研究者们通常在片上放置大容量末级Cache,片上末级Cache设计和优化技术已成为当前的研究热点.介绍了片上多处理器(CMP)末级Cache设计面临的挑战,然后分别介绍了以私有设计和共享设计为基础的多种CMP末级Cache优化技术,并对它们进行了比较分析.     

基于超窄数据的低功耗数据Cache方案

降低耗电量已经成为当前最重要的设计问题之一.现代微处理器多采用片上Cache来弥合主存储器与中央处理器(CPU)之间的巨大速度差异,但Cache也成为处理器功耗的主要来源,设计低功耗的Cache存储体变得越来越重要.仅需要很少的几位就可以存储的超窄数据(VNV)在Cache的存储和访问中都占有很大的比例.据此,提出了一种基于超窄数据的低功耗Cache结构(VNVC).在VNVC中,数据存储体被分为低位存储体和高位存储体两部分.在标志位控制下,用来存放超窄数据的高存储单元将被关闭,以节省其动态和静态功耗.VNVC仅通过改进存储体来获得低功耗,不需要额外的辅助硬件,并且不影响原有Cache的性能,所以适合于各种Cache组织结构.采用12个Spec2000测试程序的仿真结果表明,4位宽度的超窄数据可以获得最大的节省率,平均可节省动态功耗29.85%、静态功耗29.94%.     

一种基于统计信息的Cache漏流功耗估算模型

本文提出了一种基于统计信息的Cache漏流功耗估算模型。该模型通过对Cache访问间隔时间的统计,估算出不同衰退间隔条件下Cache的漏流功耗。根据该模型所设计的Cache 漏流功耗模拟器与Hotleakage漏流功耗模拟器相比,对于Cache漏流功耗估算的结果平均偏差小于3.46%。该模型可以用于Sleep Cache与Drowsy Cache中,估算不同衰退间隔下Cache漏流功耗比率,选取最优衰退间隔,最大程度地降低Cache漏流功耗。     

高性能通用处理器中的漏电功耗优化

针对高性能通用处理器的结构特性及设计特点,指出了由于在高性能通用处理器中存在发射宽度较大、数据通路规整的基本特点,其大多数电路中的堆叠效应依然明显存在．由此结合一款高性能通用处理器——龙芯2号的具体设计,对该处理器主要数据通路模块进行了输入向量控制,并提出以“直接观察法”、“有效分解法”、“操作数隔离复用法”、“模拟退火算法”等多种技术思想为基础的电路最小漏电功耗分析及优化的实用性方法．实验结果表明,以上方案能够使得处理器的主要数据通路的漏电功耗减少近27％,同时模拟退火算法与以往的随机算法以及遗传算法相比在寻找电路最小漏电功耗的全局搜索能力上具有优势．     

深亚微米工艺下片上存储结构的体系结构级功耗模型

半导体工艺的持续发展和芯片集成度的显著提高,导致芯片发热量的增大与可靠性的下降,限制了性能的进一步提升,功耗已经成为微处理器设计领域的一个关键问题.片上存储结构作为微处理器的重要组成部分,在微处理器总功耗中占据了很大的比重.Wattch为片上存储结构提供了动态功耗模拟模型,但不能反映最新的结构和工艺变化.结合CACTI中存储结构的峰值功耗估算模型,改进了Wattch中存储结构的动态功耗模拟模型,不仅扩展了模型适用的工艺范围,也反映了10年间存储结构的改进.利用改进的模型探索了片上存储结构在深亚微米工艺下的功耗.     

A leakage-aware L2 cache management technique for producer-consumer sharing in low-power chip multiprocessors

This paper proposes a novel leakage management technique for applications with producer-consumer sharing patterns. Although previous research has proposed leakage management techniques by turning off inactive cache blocks, these techniques can be further improved by exploiting the various run-time characteristics of target applications in CMPs. By exploiting particular access sequences observed in producer-consumer sharing patterns and the spatial locality of shared buffers, our technique enables a more aggressive turn-off of L2 cache blocks of these buffers. Experimental results using a CMP simulator show that our proposed technique reduces the energy consumption of on-chip L2 caches, a shared bus, and off-chip memory by up to 31.3% over the existing cache leakage power management techniques with no significant performance loss.     

一种集群文件系统二级缓存协同置换算法

集群文件系统二级缓存置换算法中,某一存储节点的二级缓存单点不命中会破坏集群文件系统的并行性,从而降低其他存储节点二级缓存的效率,进而降低系统缓存的整体命中率。本文提出了存储节点间协同置换的概念,并设计了置换算法CMQ。仿真结果表明,与LRU、LFU和MQ等传统置换算法相比,CMQ算法命中率有了显著提高。     

一种多线程阵列众核处理器的二级Cache划分机制

阵列众核处理器由于其较高的计算性能和能效比已经广泛应用于高性能计算领域。而要构建未来高性能计算系统处理器必须解决严峻的"访存墙"挑战以及核心协同问题。通常的阵列处理器,其核心多采用单线程结构,以减少开销,但是对访存提出了较高的要求。引入硬件同时多线程技术,针对实验中单核心多线程二级Cache利用率较低的问题,提出了一种共享二级Cache划分机制。经实验模拟,通过上述优化的共享二级Cache划分机制,二级指令Cache失效率下降18.59%,数据Cache失效率下降6.60%,整体CPI性能提升达到10.1%。     

Adaptive L2 Disturbance Attenuation Of Hamiltonian Systems With Parametric Perturbation And Application To Power Systems

This paper deals with the problem of L₂ disturbance attenuation for Hamiltonian systems. We first show that the L₂ gain from the disturbance to a penalty signal may be reduced to any given level if the penalty signal is defined properly. Then, an adaptive version of the controller will be presented to compensate the parameter perturbation. When the perturbed parameters satisfy a suitable matching condition, it is easy to introduce the adaptive mechanism to the controller. Another contribution of this paper is to apply the proposed method to the excitation control problem for power systems. An adaptive L₂ controller for the power system is designed using the proposed method and a simulation result with the proposed controller is given.     

P2P 流量本地优化综合机制

P2P流量的飞速增长,给自治网络（如园区网、校园网）的网络边界带来很大的流量压力。为减少P2P流量对网络关键应用的影响,必须建立P2P流量的本地优化机制,使P2P流量尽可能发生在自治网络内部,缓解网络出口带宽的压力。自治网络的网络边界开始采用基于DPI的P2P流量识别技术,对识别到的P2P流量加以限制。但这种方法只是简单地限制P2P应用,将严重影响用户的流媒体点播体验。提出了一套网络边界P2P缓存机制和本地节点索引机制向结合的P2P流量本地优化策略。