时钟分配芯片在高速并行数据采集中的应用

目前单片ADC很难同时实现高速和高精度采样,而多片ADC交替采样是提高系统采样率的一种有效方式。假设单片ADC的采样率为f,利用M片ADC进行并行采样,理论上可以把采样率提高到f.M。其中,采样时钟控制是多片ADC并行采样的关键技术之一。本文通过时钟分配芯片AD9510控制采样时钟,采用ADI公司的4片ADC芯片AD9481把实时采样率提高到单片采样率的4倍,即1GHz。     

基于DSP的周期信号等效采样系统设计与实现

针对现有的常规的等效时间采样系统必须具备准确的模拟触发电路,必须具备精确的定时电路或时长检测电路,并且波形重建时间长甚至不能完全重建的问题,提出一种基于DSP的新型周期信号等效采样系统设计。该系统采用三个两两互质频率进行三轮采样,从三轮采样数据估计出被测周期信号的基频和其它参数,从而重构出被测周期信号波形。实验证明,该采样系统在最大实时采样率为200MSps时的等效采样率可以达到10GSps。     

基于4通道时间交织的FPGA高速采样系统

时间交织采样是提高模数转换器采样率的一种有效途径。为了完成时间交织采样的通道失配误差方法评估,提出并设计了一套基于4通道时间交织的FPGA高速模数转换采样系统。系统由前端模拟电路、采样阵列、多相时钟电路模块、基于FPGA的数据缓冲与修正处理模块构成。系统采样输出数据通过上传到上位机进行显示与性能指标分析。测试结果表明,该TIADC系统通过对失配误差的数字后端补偿后能稳定工作在1 GS/s采样率。其采样有效位与平均信噪比分别达到7.03 bit与44.1 d B,可以应用于采样失配修正方法的验证与评估。     

VXI等效采样法波器模块的设计实现

介绍了一个基于VXI的等效采样示波器模块的设计原理与实现方法,重点阐述了基于DSP的等效采样算法和实现方法.该模块设计为消息基VXI模块.模块按照VXIPlug&Play规范进行设计,即可以单独作为一台示波器工作,也可方便地与其他测试模块一起集成为所需的测试平台.模块实时采样率设计为40Msps,采用基于DSP的等效采样技术,最高等效采样率可以达到10Gsps.基于Labwindows/CVI的系统操作软件设计,实现了示波器虚拟面板.     

双通道5 GS/s高速数据采集卡设计

针对高频信号采集有着高采样率高精度的要求,提出了一种双通道5 GS/s高速数据采集卡的设计方案。采集卡使用两片10位5 GS/s的ADC进行双通道采样,采用两片FPGA作为数据采集子板和数据处理母板的控制核心,并利用DDR3存储器及千兆以太网实现数据的存储上传功能。重点研究了基于低抖动高速时钟的ADC高速采样的硬件设计和ADC输出高速数字信号的接收缓存FPGA逻辑。最后对采集卡进行了性能测试,测试结果表明在双通道5 GS/s模式下,两片ADC的静态性能与动态性能良好,有效位达到8. 0以上。     

基于FPGA的高速时间交替采样系统

提出了一种高速高精度数据采集系统的设计。ADC高速采样基于时间交替采样结构实现,以FPGA为逻辑控制芯片,DSP为误差矫正算法处理中心。在对系统总体设计各模块进行介绍的基础上,重点分析了系统存在的偏移误差、时延误差和增益误差,并描述了一种误差矫正方法。通过实验测试,结果表明该设计能够实现1 GS/s的高速采样,并能完成明显的误差矫正。     

基于数字后处理算法的并行交替采样ADC系统

为了在现有的模/数转换(ADC)芯片的技术条件下提高模/数转换系统的性能,在并行交替采样系统失配误差修正算法的基础上,研制了8-bit 4-Gsps并行交替采样ADC系统.该系统中4个1-Gsps ADC通道并行采样同一模拟信号;以锁相环和可调延迟线芯片为核心,组成低jitter,低skew的多相时钟产生电路,为各ADC逼连提供交替采样时钟;在FPGA芯片双倍速I/O和内部集成锁相环的支持下,使用单片FPGA芯片接收ADc系统产生的高速并行数据,并完成数据同步、重排和缓存,通过USB接口读出.基于模拟数字混合滤波嚣组的数字后处理算法修正了各ADC通道间的增益、偏置和采样间隔三种失配误差.测试结果表明,该并行交瞽采样ADC系统在4-Gsps采样率下,对200 MHz与803 MHz正弦波信号分别达到6.89 b与5.81 b的ENOB以及51.81 dB和S1.13 dB的SFDR,接近ADC芯片手册给出的性能.     

宽带雷达信号的低杂散采样系统研究

为了实现宽带雷达系统中雷达信 号的低失真采集与处理,研究并设计了具有幅相误差校正功能的宽带低杂散采样系统。该系统采用宽带模数转换（Analog to digital converter, ADC）器件和高性能可编程逻辑阵列（Field programmable gate array, FPGA）的实现方案,并从低抖动采样时钟、低噪声电源和防串扰等方面进行了低杂散最优方案研究。为了改善系统的带内传输特性,利用优化算 法设计了有限长冲激响（Finite impulse response,FIR）数字校准滤波器。最后对设计 的系统进行实验测试,结果表明系统瞬时带宽达到800 MHz以上,采样率1.8GS/s,量化位数8位、杂散电平-50 dBc,性能指标满足系统在宽带雷达信号获取、宽带雷达目标成像和宽带雷达目标回波重构等领域的应用。     

20GSa/s高速采集模块设计与实现

现代电子信号测试带宽已超过吉赫兹,对采样率达几十吉赫兹的高速数据采集与存储提出更高的要求,而现有的模拟数字转换(ADC)芯片只有几个吉赫兹的采集速率,不能直接满足对于超高采样速率的需求;文中提出了基于多片ADC并行交叉采样的20GSa/s高速采集与存储的设计方案,重点介绍了20GSa/s高速交叉采样的实现方式及误差来源和误差校准、交叉采样需要高速时钟的相位校准设计及具体校准方式、不同时钟域下160Gbps高速采集数据存储等核心技术,利用现有的高速ADC,最终实现了高达20GSa/s的数据采集与实时存储。     

1GSPS高速数据采集系统的设计与实现

交替采样技术是一种理想的提高采样率的方法，但所伴随的高速输出数据对存储也带来了一定的困难。本文介绍了一种基于交替采样技术的高速数据采集系统，该系统采用了两片采样率为500Msps的A／D转换器，实现了1Gsps的采样率，并利用FPGA对A／D转换器的输出数据进行转换和缓存。本文着重介绍了该数据采集系统的数据转换和数据存储，并给出了仿真波形。