BP神经网络法在高压LDMOS器件设计中的应用

利用一个3×5×1的3层BP神经网络结构对高压LDMOS的器件性能进行优化设计.将3个重要的工艺参数n-drift层注入剂量、p-top层注入剂量和p-top层长度作为网络的输入,LDMOS击穿电压作为网络的输出,利用训练得到的网络对工艺参数进行优化.结果表明,训练样本和测试样本的网络输出值和通过TCAD工具得到的测量值均非常接近,得到的最优工艺参数非常理想.     

LDMOS器件软失效分析及优化设计

横向扩散金属氧化物半导体(LDMOS)器件在高压静电放电(ESD)防护过程中易因软失效而降低ESD鲁棒性。基于0.25μm Bipolar-CMOS-DMOS工艺分析了LDMOS器件发生软失效的物理机理,并提出了增强ESD鲁棒性的版图优化方法。首先制备了含N型轻掺杂漏版图的LDMOS器件,传输线脉冲(TLP)测试表明,器件在ESD应力下触发后一旦回滞即发生软失效,漏电流从2.19×10-9 A缓慢增至7.70×10-8 A。接着,对LDMOS器件内部电流密度、空间电荷及电场的分布进行了仿真,通过对比发现电场诱导的体穿通是引起软失效及漏电流增大的主要原因。最后,用深注入的N阱替代N型轻掺杂漏版图制备了LDMOS器件,TLP测试和仿真结果均表明,抑制的体穿通能有效削弱软失效,使其适用于高压功率集成电路的ESD防护。     

700V高压LDMOS器件瞬态失效机理研究

详细分析了700V横向双扩散金属氧化物半导体(LDMOS)器件瞬态失效机理的特性。研究表明触发器件寄生晶体管开启的失效功率不仅与器件内部温度有关,同时也与电场分布有关。器件温度影响寄生阱电阻和衬底电流的大小,而电场分布影响器件内部碰撞电离。器件温度与电场分布均与栅脉冲参数有密切关系。为了阐述栅脉冲参数对器件温度的影响,模拟仿真了器件的热响应曲线。     

新型的功率器件--射频LDMOS

射频LDMOS功率器件与普通双极型功率器件相比,结构合理、增益高、热稳定性好、性价比高,广泛应用于通信、广播、航空、军事电子等领域。文中对射频LDMOS功率器件的发展趋势、应用前景及主要性能作了较详细的分析,通过实验得出结论,LDMOS功率器件可用于固态发射机中。     

高压LDMOS击穿电压退化机理研究

以700V超高压LDMOS器件为例,对击穿电压的退化机理进行了物理解析及失效机理的理论分析,发现栅致漏极漏电(Gate induced drain leakage,GIDL)应力会诱导击穿电压退化,提出了多晶硅栅下场氧鸟嘴处电场强度是影响LDMOS击穿电压可靠性的重要因素。通过TCAD仿真进行确认,提出器件在版图和工艺方面的优化方案,最终通过流片验证了失效机理的正确性。硅片级和封装级的可靠性评估结果显示,优化后的器件击穿电压退化的问题得到解决并满足应用的要求。     

用于高压ESD保护的LDMOS中触发电压退化效应的研究

The trigger voltage walkin effect has been investigated by designing two different laterally diffused metal-oxide-semiconductor （LDMOS） transistors with an embedded silicon controlled rectifier （SCR）. By inserting a P＋ implant region along the outer and the inner boundary of the N＋ region at the drain side of a conventional LDMOS transistor, we fabricate the LDMOS-SCR and the SCR-LDMOS devices with a different triggering order in a 0.5/zm bipolar-CMOS-DMOS process, respectively. First, we perform transmission line pulse （TLP） and DC-voltage degradation tests on the LDMOS-SCR. Results show that the trigger voltage walk-in effect can be attributed to the gate oxide trap generation and charge trapping. Then, we perform TLP tests on the SCR-LDMOS. Results indicate that the trigger voltage walk-in effect is remarkably reduced. In the SCR-LDMOS, the embedded SCR is triggered earlier than the LDMOS, and the ESD current is mainly discharged by the parasitic SCR structure. The electric potential between the drain and the gate decreases significantly after snapback, leading to decreased impact ionization rates and thus reduced trap generation and charge trapping. Finally, the above explanation of the different trigger voltage walk-in behavior in LDMOS-SCR and SCR-LDMOS devices is confirmed by TCAD simulation.     

一种适用于高压集成电路的新型LDMOS器件

高压集成电路是将高压器件和低压控制电路集成在同一芯片上的集成电路，高压集成电路的研究与发展，主要是高压器件、高压集成电路工艺以及设计技术的发展。文章提出了一种适用于高压集成电路的新型LDMOS器件，并对该器件结构进行了耐压分析，给出了该器件的击穿特性；等势线和电流线等模拟曲线。对不同参数模拟的曲线进行了分析和比较。结果表明，该结构具有比较高的击穿电压，并且工艺简单，受工艺参数波动的影响较小，不失为一种提高集成电路耐压的新途径。     

新型NBL改善LDMOS器件的ESD性能

介绍了几种常见的N型埋藏层(NBL)静电放电(ESD)器件,阐述了NBL对ESD的影响,提出了新结构的NBL器件(Under-source NBL).比较Under-source NBL器件和其它常用器件的优缺点,对比了它和传统器件的ESD测试数据;结果表明,Under-source NBL器件在横向扩散MOS(LDMOS)ESD保护电路中有着非常好的效果,可以在功能相当的情况下.大大节省器件的面积.     

LDMOS射频功率放大器电热记忆效应研究

以横向扩散金属氧化物半导体(LDMOS)场效应管射频功率放大器为例,介绍了LDMOS FET电热效应模型,理论推导了LDMOS FET的结温与其耗散功率的量化关系,揭示了射频功率放大器电热记忆效应产生的本质原因.仿真和实验结果直观描述了电热记忆效应对放大器性能的影响,在此基础上提出了减少电热记忆效应的一般方法.     

高压LDMOS准饱和效应研究

借助于SILVACO TCAD仿真工具,研究了高压LDMOS电流准饱和效应(Quasi-saturation effect)的形成原因。通过分析不同栅极电压下漂移区的耗尽情况以及沟道与漂移区电势、电场和载流子漂移速度的分布变化,认为当栅压较低时,LDMOS的本征MOSFET工作在饱和区,栅压对源漏电流的钳制明显,此时沟道载流子速度饱和;而在大栅压下,随着沟道导电能力的增加以及漂移区两端承载的电压的增大,本征MOSFET两端压降迅速降低,器件不能稳定地工作在饱和区而进入线性工作区,此时沟道中的载流子速度不饱和。LDMOS器件的源漏电流的增大主要受漂移区影响,栅压逐渐失去对器件电流的控制,此时增大栅压LDMOS器件的源漏电流变化很少,形成源漏电流的准饱和效应。最后,从器件工作过程对电流与栅压的关系进行了理论分析,并从理论结果对电流准饱和效应进行了深入分析。     

ESD应力下LDMOS器件软失效的分析及优化

分析了发生软失效的两种原因:电场诱导和热诱导。针对一种采用0.35μm BCD工艺的LDMOS器件,讨论了改变器件漂移区长度对软泄漏电流的影响。最终通过对漂移区长度以及源端和衬底接触间距的优化,消除了器件原先存在的软泄漏电流现象,并且没有过分增大器件的触发电压。     

高压LDMOS晶体管宏模型及栅电荷建模方法

针对标准MOSFET的BSIM4模型在高压LDMOS建模及已有LDMOS紧凑模型的不足,提出一种LDMOS宏模型。在本研究中,借助Spectre软件分别对宏模型与BSIM4器件模型进行仿真,并对2种LDMOS器件模型下的CV结果进行对比,验证了宏模型对LDMOS器件模拟的准确性。最后,提出利用栅电荷曲线来进一步修正模型参数的新方法,并通过仿真获得更精确的LDMOS器件模型。该宏模型及栅电荷建模方法对于高压功率集成电路设计及仿真有重要意义。     

ESD robustness studies on the double snapback characteristics of an LDMOS with an embedded SCR

Criterion for the second snapback of an LDMOS with an embedded SCR is given based on parasitic parameter analysis.According to this criterion,three typical structures are compared by numerical simulation and structural parameters which influence the second snapback are also analyzed to optimize the ESD characteristics. Experimental data showed that,as the second snapback voltage decreased from 25.4 to 8.1 V,the discharge ability of the optimized structure increased from 0.57 to 3.1 A.     

内嵌SCR的LDMOS器件双骤回ESD特性研究

基于寄生参数分析,对内嵌SCR的LDMOS器件给出了二次骤回发生判据。本文对三种典型结构进行了数值仿真和比较,并基于此判据仿真优化了影响二次骤回的器件结构参数,从而提高器件ESD性能。TLP试验数据表明,当二次骤回电压由25.4V降低到8.1V时,器件ESD泄放能力由0.57A提高到3.1A。     

系统级测试下静电防护器件的失效机理分析

为满足系统级电磁兼容测试标准IEC61000-4-2,许多航空电子设备中都有静电放电(ESD)防护器件,其功能的失效直接影响到被保护电路和整机的安全性.在分析该类器件的失效机理时考虑到典型性,选择双极性ESD防护器件0603ESDA-TR作为受试对象,研究了系统级ESD注入对器件性能的影响,并对器件内部温度分布进行了仿真分析.研究表明ESD脉冲注入时雪崩电流在整个pn结面分布不均匀,仅集中在边缘几个点上,局部过热点的温度甚至达到硅熔融温度,将破坏原有的晶格结构,导致器件二次击穿而发生硬损伤.当ESD电压达到25 kV后,器件的性能参数开始退化,但反向漏电流几乎不变;连续100次脉冲后器件完全失效.分析后得出的结论是:ESD防护器件遭受系统级静电放电冲击时具有累积效应,其失效是由性能退化引起的,并且传统的漏电流检测无法探测到ESD引起的损伤.     

运算放大器在高ESD应力作用下的失效模式和失效位置研究

本研究以常用的运算放大器之一LM741为例进行了高ESD应力条件下的运算放大器的失效研究,研究通过物理观察和电学测试的手段考察了LM741失效位置及失效模式与ESD击打模式之间的关系。研究表明,不同的应力击打模式均造成几种相同的失效位置和模式,而且对失效部位的物理观察发现：所造成芯片上的失效并非在芯片上的电路的单元内部,而在于电路的各个单元之间的绝缘层或者是连接电路单元的金属连线,这一发现为下一步ESD的失效建模和仿真提供了重要的试验依据。     

功率VDMOS器件ESD防护结构设计研究

随着半导体工艺的不断发展,器件的特征尺寸在不断缩小,栅氧化层也越来越薄,使得器件受到静电放电破坏的概率大大增加。为此,设计了一种用于保护功率器件栅氧化层的多晶硅背靠背齐纳二极管ESD防护结构。多晶硅背靠背齐纳二极管通过在栅氧化层上的多晶硅中不同区域进行不同掺杂实现。该结构与现有功率VDMOS制造工艺完全兼容,具有很强的鲁棒性。由于多晶硅与体硅分开,消除了衬底耦合噪声和寄生效应等,从而有效减小了漏电流。经流片测试验证,该ESD防护结构的HBM防护级别达8 kV以上。     

ESD与EMP对微波晶体管损伤机理研究

主要论述了电子装备中易受静电放电(ESD)和电磁脉冲(EMP)损伤的微波半导体器件的失效模式和失效机理.实验与理论分析结果表明,电流放大系数hFE是ESD、EMP损伤的敏感参数;在ESD、EMP的作用下,器件进入雪崩击穿状态(反偏注入),从而诱发热电子注入效应,使hFE逐渐退化;BC结反偏时的失效能量低于EB结反偏时的失效能量,BC结是EMP损伤的较易损端口;改进器件的结构设计、提高器件抗ESD、EMP能量,可有效提高电子装备抗电磁脉冲的可靠性水平.     

典型ESD防护器件失效机理研究

瞬态电压抑制管(TVS)是电子线路设计中常用的静电放电(ESD)防护器件,其可靠性将直接影响整个电路的安全。选取常见的TVS器件PESD5V0U1BA进行研究,通过实验和仿真分析了TVS器件的短路失效机理及其影响。研究表明,当TVS器件注入高压时,器件存在缺陷的SiO2层会发生自愈性击穿。当器件的pn结发生击穿时,器件将失效。如果两个pn结都被击穿,器件的I-V曲线表现为电阻特性。当TVS器件出现损伤后,器件仍具有箝位作用,且其表现的箝位电压更低,但由于器件的漏电流发生较大的增长,将影响被保护电路的正常工作。     

塑封器件失效机理及其快速评估技术研究

针对影响塑封器件可靠性的五种失效机理,即腐蚀失效、爆米花效应、低温/温冲失效、闩锁以及工艺缺陷等方面进行分析和讨论,并提出利用高温潮热和温度冲击试验对塑封器件的可靠性进行评估.还介绍了美国航天局Goddard空间飞行中心提出的对塑封器件进行高可靠性筛选的方案.