应变SiGe沟道pMOSFET的击穿特性

以半导体器件二维数值模拟程序Medici为工具,模拟和对比了SiGepMOS同SipMOS的漏结击穿电压随栅极偏压、栅氧化层厚度和衬底浓度的变化关系;研究了SiGepMOS垂直层结构参数硅帽层厚度、SiGe层厚度及Ge剂量和p+ δ掺杂对于击穿特性的影响.发现SiGepMOS击穿主要由窄带隙的应变SiGe层决定,击穿电压明显低于SipMOS并随Ge组分增加而降低;SiGe/Si异质结对电场分布产生显著影响,同SipMOS相比电场和碰撞电离具有多峰值分布的特点;Si帽层及SiGe层参数对击穿特性有明显影响,增加p型δ掺杂后SiGepMOS呈现穿通击穿机制     

应变Si1-xGex沟道PMOSFET空穴局域化研究

为充分利用应变 Si Ge材料相对于 Si较高的空穴迁移率 ,研究了 Si/Si Ge/Si PMOSFET中垂直结构和参数同沟道开启及空穴分布之间的依赖关系。在理论分析的基础上 ,以数值模拟为手段 ,研究了栅氧化层厚度、Si帽层厚度、Si Ge层 Ge组分及厚度、缓冲层厚度及衬底掺杂浓度对阈值电压、交越电压和空穴分布的影响与作用 ,特别强调了 δ掺杂的意义。模拟和分析表明 ,栅氧化层厚度、Si帽层厚度、Si Ge层 Ge组分、衬底掺杂浓度及 δ掺杂剂量是决定空穴分布的主要因素 ,而 Si Ge层厚度、缓冲层厚度和隔离层厚度对空穴分布并不敏感。最后总结了沟道反型及空穴分布随垂直结构及参数变化的一般规律 ,为优化器件设计提供了参考。     

SiGe CMOS结构模拟分析

提出一种新的SiGe CMOS结构,用Medici软件对该结构进行二维模拟,分析应变SiGe层、弛豫SiGe层中Ge组份,δ层掺杂浓度以及Si"帽"层厚度等结构参数对SiGe CMOS电学性能的影响.最后,给出该结构组成的反相器传输特性模拟结果.     

用气态源分子束外延生长法制备Si/SiGe/Si nPn异质结双极晶体管

用气态源分子束外延法制备了Si/SiGe/Si npn异质结双极晶体管.晶体管基区Ge组分为0.12,B掺杂浓度为1.5×101 9cm-3, SiGe合金厚度约45nm.直流特性测试表明,共发射极直流放大倍数约50,击穿电压VCE约9V;射频特性测试结果表明,晶体管的截止频率为7GHz,最高振荡频率为2.5GHz.     

3300V沟槽栅IGBT的衬底材料的优化设计

使用TCAD仿真软件对3 300 V沟槽栅IGBT的静态特性进行了仿真设计.重点研究了衬底材料参数、沟槽结构对器件击穿电压、电场峰值等参数的影响.仿真结果表明,随衬底电阻率增加,击穿电压增加,饱和电压和拐角位置电场峰值无明显变化;随衬底厚度增加,击穿电压增加,饱和电压增加,拐角位置电场峰值降低;随沟槽宽度增加,饱和电压降低,击穿电压和拐角位置电场峰值无明显变化;随沟槽深度增加,饱和电压降低,击穿电压无明显变化,拐角位置电场峰值增加;随沟槽拐角位置半径增加,击穿电压和饱和电压无明显变化,但拐角位置电场峰值减小.选择合适的衬底材料对仿真结果进行实验验证,实验结果与仿真结果相符,制备的IGBT芯片击穿电压为4 128 V,饱和电压约为2.18 V.     

高性能锗硅异质结器件击穿特性的研究

对高频下的SiGe HBT器件击穿特性进行了研究。借助TCAD仿真工具,分析了影响器件击穿特性的基区Ge分布与集电区掺杂浓度超结结构。在3种不同Ge分布下,仿真结果表明,基区Ge的均匀分布有利于提高击穿电压;同时将超结结构引入集电区后,SiGe HBT器件的击穿电压提高了36%,由2.5 V提高到3.4 V。     

超结硅锗功率二极管电学特性的研究

超结SiGe功率开关二极管可以克服常规Si功率二极管存在的一些缺陷,如阻断电压增大的同时,正向导通压降也将增大,反向恢复时间也变长。该新型功率二极管有两个重要特点:一是由轻掺杂的p型柱和n型柱相互交替形成超结结构,代替传统功率二极管的n-基区;二是p+区采用很薄的应变SiGe材料。该器件可以同时实现高阻断电压、低正向压降和快速恢复的电学特性。与相同器件厚度的常规Si功率二极管相比较,反向阻断电压提高了42%,反向恢复时间缩短了40%,正向压降减小了约0.1V(正向电流密度为100A/cm2时)。应变SiGe层中Ge含量和器件的基区厚度是影响超结SiGe二极管电学特性的重要参数,详细分析了该材料参数和结构参数对正向导通特性、反向阻断特性和反向恢复特性的影响,为器件结构设计提供了实用的参考价值。     

SiGe/Si单光子雪崩光电二极管仿真

通过理论模拟CMOS工艺兼容的SiGe/Si 单光子雪崩二极管,研究并讨论了掺杂条件对于电场分布、频宽特性、以及器件量子效率的影响。设计出具有浅结结构、可在盖革模式下工作、低击穿电压(30 V)的1.06 m单光子技术雪崩光电二极管。器件采用分离吸收倍增区结构,其中Si材料作为倍增区、SiGe材料作为吸收区,这充分利用了硅材料较高的载流子离化比差异,降低了器件噪声;在1.06 m波长下,SiGe探测器的量子效率为4.2%,相比于Si探测器的效率提高了4 倍。仿真表明优化掺杂条件可以优化电场分布,从而在APD击穿电压处获得更好的带宽特性。     

Ge/SiGe异质结构肖特基源漏MOSFET

制备了氧化铪(HfO2)高k介质栅Si基Ge/SiGe异质结构肖特基源漏场效应晶体管(SB-MOSFET)器件,研究了n型掺杂Si0.16Ge0.84层对器件特性的影响,分析了n型掺杂SiGe层降低器件关态电流的机理。使用UHV CVD沉积系统,采用低温Ge缓冲层技术进行了材料生长,首先在Si衬底上外延Ge缓冲层,随后生长32 nm Si0.16Ge0.84和12 nm Ge,并生长1 nm Si作为钝化层。使用原子力显微镜和X射线衍射对材料形貌和晶体质量进行表征,在源漏区沉积Ni薄膜并退火形成NiGe/Ge肖特基结,制备的p型沟道肖特基源漏MOSFET,其未掺杂Ge/SiGe异质结构MOSFET器件的空穴有效迁移率比相同工艺条件制备的硅器件的高1.5倍,比传统硅器件空穴有效迁移率提高了80%,掺杂器件的空穴有效迁移率与传统硅器件的相当。     

埋层低掺杂漏SOI高压器件的击穿电压

提出一种具有埋层低掺杂漏(BLD)SOI高压器件新结构。其机理是埋层附加电场调制耐压层电场,使漂移区电荷共享效应增强,降低沟道边缘电场,在漂移区中部产生新的电场峰。埋层电中性作用增加漂移区优化掺杂浓度,导通电阻降低;低掺杂漏区在漏极附近形成缓冲层,改善漏极击穿特性。借助二维半导体仿真器MEDICI,研究漂移区浓度和厚度对击穿电压的影响,获得改善击穿电压和导通电阻折中关系的途径。在器件参数优化理论的指导下,成功研制了700V的SOI高压器件。结果表明:BLD SOI结构击穿电压由均匀漂移区器件的204V提高到275V,比导通电阻下降25%。