Cadence设计技术为IC封装／SiP设计师解决挑战

Cadence设计系统公司发布了SPB16．2版本，全力解决电流与新出现的芯片封装设计问题。这次的最新版本提供了高级IC封装／系统级封装（SiP）小型化、设计周期缩减和DFM驱动设计，以及一个全新的电源完整性建模解决方案。这些新功能可以提高从事单芯片和多芯片封装／SiP的数字、模拟、RF和混合信号IC封装设计师的效率。     

全新EDA技术挑战IC尺寸与功耗设计

Cadence设计系统公司发布了电子开发工具SPB16．2版本,全力解决电流与新出现的芯片封装设计问题。最新版本提供了高级IC封装／系统级封装（SiP）小型化、设计周期缩减和DFM驱动设计,以及一个全新的电源完整性建模解决方案。这些新功能可以提高从事单芯片和多芯片封装／SiP的数字、模拟、RF和混合信号IC封装设计师的效率。     

Cadence最新套件推动系统级封装设计主流化

近日．Cadence设计系统有限公司宣布推出业界第一套完整的能够推动SiPIC设计主流化的EDA产品。Cadence解决方案针对目前SiP设计中依赖“专家工程”方式存在的固有局限性．提供了一套自动化、整合的、可信赖并可反复采用的工艺以满足无线和消费产品不断提升的需求。这套新产品包括Cadence Radio Frequency SiP Methodology Kit、两款新的RF SiP产品（Cadence SiP RF架构和Cadence SiP RF版图）以及3款新的数字SiP产品（Cadence SiP数字架构、Cadence SiP数字信号完整和Cadence SiP数字版图）。     

基于挠性基板的高密度IC封装技术

挠性印制电路技术迅速发展,其应用范围迅速扩大,特别是在IC封装中的应用受到人们的广泛关注。挠性印制电路在IC封装中的应用极大地推动了电子产品小型化、轻量化以及高性能化的进程。针对具体应用对象,文章分别介绍了挠性基板CSP封装、COF封装以及挠性载体叠层封装的基本工艺、关键技术、应用现状及发展趋势,充分说明了挠性印制电路和高密度布线对高密度IC封装的适用性。基于挠性基板的IC封装技术将会保持高速的发展,特别是挠性叠层型SIP封装技术具有广阔的应用前景。     

Cadence推出TempusTM时序签收解决方案

Cadence设计系统公司今天推出TempusTM时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片（SoC）开发者加速时序收敛,将芯片设计快速转化为可制造的产品。TempusTM时序签收解决方案代表了时序签收工具的一种新方法,它不仅使客户压缩时序签收收敛与分析的时间,实现更快流片（tapeout）,同时又能减少不必要的对时序分析结果的悲观,降低设计的面积和功耗。     

系统级封装设计套件实现系统级IC与封装的协同设计

系统级封装设计套件包括Cadence Radio Frequency SiP Methodology Kit、两款新的RFSiP产品（Cadence SiP RF架构和Cadence SiP RF版图）以及三款新的数字SiP产品（Cadence SiP数字架构，Cadence SiP数字信号完整和Cadence SiP数字版图）。     

高密度、高性能IC封装的现状及发展趋势

本文描述了高密度、高性能IC封装的现状、目前常用的几种类型以及当前面临的问题。并指出,高密度封装将逐步被一种更新的封装——多芯片组件(MCM)所代替。MCM的出现将对军事、航空、高端计算机和远距离通信产生深远的影响。     

未来IC封装的支柱及四大主流

本文论述了当前IC封装发展趋势、未来IC封装的支柱。     

Cadence为PCI Express3.0推出首款验证解决方案

Cadence设计系统公司宣布其已经开发了基于开放验证方法学（OVM）的验证IP（VIP）帮助开发者应用最新的PCI Express Base Specification 3.0（PCIe 3.0）互连协议,     

IC与半导体

英飞凌集成射频和中频功能的调谐器集成电路；ST在16位微控制器内新增高密度闪存；赛普拉斯推出全功能、高速USB控制器；卓然公司推出系统级芯片APPROACH5。     

单芯片封装与多芯片封装展望

综述了近几年国内、外在单芯片封装和多芯片封装方面的概况和发展趋势,提出了今后几年我们在封装领域技术研究的建议。     

Voltus IC电源完整性解决方案

Voltus IC电源完整性解决方案（Voltus IC Power IntegritYSolution）提供卓越性能的电源分析以满足下一代芯片设计的需要。VoltuSIC电源完整性解决方案利用独特的新技术并结合CadenceIC、Package、PCB和系统工具使设计团队在整个产品开发周期更好地管理芯片设计的电源问题,以取得更快的设计收敛。     

IC裸芯片组的积木式平面互连技术——无封装系统集成研究

本研究项目针对手机、MP4等便携式电子产品对IC芯片的高密度封装需求,采用最新的国家发明专利‘裸芯片积木式封装方法’,将在同一块印制板上的集成电路裸芯片像积木一样挤紧嵌入在PCB中,用半导体光刻工艺进行芯片间以及芯片和PCB间的直接平面互连,完成电子整机板的制造过程。采用该方法可使电子整机芯片模板的体积缩小5到20倍。本文对该项专利发明的研究内容、技术创新点、工艺实施方案及典型应用等进行了较详细的介绍。     

Cadence通过基于模型的有变化意识的设计技术加快高级IC的量产速度，实现“设计即所得”

全球电子设计创新领先企业Cadence设计系统公司2007年9月10日发布了一系列用于加快数字系统级芯片（SoC）设计制造的新设计产品。这些新功能包含在高级Cadence SoC与定制实现方案中，为了“设计即所得”（WYDIWYG）的建模和优化。这可以带来根据制造要收能力，便于晶圆厂的签收。在硅谷的CDNLive!用户会议上，Cadence向领先的半导体设计者和经理们展示了自己的45nm设计流程。[第一段]     

高端IC封装技术

在IC制造技术中的后道工序的封装技术，在2001年后的高端IC制造中，突显非常重要的地位。从64KDRAM到CPu-奔4芯片的封装都在其中。本文，结合笔者在日本大学、研究所和公司的研究工作经历，对高端IC封装的最主要几种类型的设备作一一阐述。进入2002年，随着液晶显示器TFT-LCD的流行，液晶Cell的IC Driver芯片贴付机开始畅销，本文也对这一在中国刚刚开始使用的设备作一介绍。     

堆叠封装的最新动态

文章介绍了堆叠封装的最新动态,包括芯片堆叠封装、封装堆叠封装、系统级封装、多芯片封装、堆叠芯片尺寸封装和三维封装等。文章归纳出当前堆叠封装的发展方向是:种类越来越多、市场越来越大、高度越来越薄、功能越来越多和应用越来越广等。     

高密度封装

本文介绍了微电路的几种高密度封装,着重介绍当今最盛行的多芯片封装(MCP)、最新的片内系统(SIP)及三维封装等,并指出这是一种实现片上系统的变通方法。