RS-RNS级联码及其性能

本文通过级联码方法，构造了一类适应于对抗信道记忆的差错控制码RS-RNS级联码。级联码的外码为多进制符号Reed-Solomon码，内码为剩余数系统生成码。并且分析了RS-RNS级联码的性能。     

高速光通信中的级联码设计与VLSI实现

本文设计了应用于光通信系统的RS(255,239)+BCH(2184,2040)级联码编解码电路。级联码系统中,RS码与BCH码速度的不匹配是影响性能的最大瓶颈,本文采用并行度为8的并行BCH编解码器来实现与RS码速度的匹配。推导了BCH编码器并行化方法,并利用子项共享的方法来减少子项的扇出,使每个子项的最大扇出数不超过10。利用并行伴随式计算和并行钱氏搜索来提高BCH译码器的吞吐量,同时充分利用截短码的特性使钱氏搜索时间减少了46%。级联码的编解码器已用TSMC 0.18-μmCMOS标准单元库方法实现,后仿真结果表明,在312.5MHz的时钟下,级联码能够正常工作,能实现2.5Gb/s的数据吞吐量。建立了基于Xilinx FPGA的测试验证平台,测试结果表明电路功能正确、工作正常。     

基于级联码的信道编译码设计与FPGA实现

介绍了RS(255,223)码级联卷积(4,3,3)码编译码器的实现,对于编码和译码端不同的结构特点.分别采用并行和串行结构实现.其中RS译码采用欧几里德算法,卷积译码采用维特比算法.同时给出了该编译码器的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

一种高速RS码与LDPC级联码编码器设计及硬件实现

提出了一种高速RS+QC-LDPC级联码编码器,介绍了这种级联码在FPGA平台上的实现方法,并对其性能进行了评估.重点介绍了RS+QC-LDPC级联码的各种优化技术,如基于二次扩展的QC-LDPC编码方法,采用交织技术,合理的搭配RS码和QC-LDPC码的码长、码率以达到最好的性能.经过优化,级联码编码器的吞吐量可以达到2.25G bit/ s以上.     

基于级联码的差错控制系统的设计与实现

介绍了级联码编码与译码的设计和实现。该级联码由RS码、卷积码以及郑交织器构成。编码电路可用CPLD实现，译码采用AHA4210芯片完成，速度快。编译码的各种参数和过程由软件控制，非常灵活。通过加载不同的软件可以在同一硬件平台上实现多种的级联、RS码、卷积码或是卷交织器。在工程中有很高的实用价值。     

系统极化码的低时延CA-SCL算法研究

文章为了降低极化码的串行抵消列表(Successive Cancellation List,SCL)算法的译码时延,利用简化串行抵消(Simplified SC,SSC)算法思想,设计实现了系统极化码(system polar code,SPC)低复杂度(low complexity)的循环冗余校验辅助串行抵消列表(CRC-Aided SCL,CA-SCL)译码,简称为SPC-LC-CA-SCL算法。仿真结果表明:极化码(1024,512)中"Rate-1"节点并行处理的门限值(Threshold Value)设为64时,SPC-LC-CA-SCL和SPC-CA-SCL算法性能一致,时延减少了6.35%。"Rate-1"节点并行处理的门限值设为32,16时,时延分别减少了17.78%和24.13%,性能则降低了0.4dB和0.5dB。     

WiMAX系统中RS-CC级联码的算法研究

保证在高速数据传输的情况下提供可靠的服务质量,信道编码是解决此问题的有效途径。文章重点研究了WiMAX系统中RS-CC级联码的编译码技术,尤其是RS编译码和卷积码的Viterbi算法。     

LDPC-Turbo级联码的优化设计

在分析LDPC-Turbo级联码的性能、译码复杂性和时延性的基础上,提出了一种可以提高LDPC-Turbo级联码性能的优化设计,即在LDPC编码器和Turbo编码器之间使用交织器。仿真结果表明,改进后LDPC-Turbo码不仅可以提高性能,而且可以有效地减少平均迭代次数和译码时延,尤其是在大信噪比时,效果更好。     

多码率串行级联码编码系统研究

本文把具有打孔结构的串行级联码(Punctured-SCCC)称为超码(supercode)。重点研究了打孔方式和交织技术,力求使码的自由距离达到最大,从而使码系统具有非常低的误码率。最后给出了超码和turbo码的性能比较。     

级联RS码改善Turbo码的性能

分析了Turbo码的错误平层和迭代译码特性,研究了Turbo码与RS码的级联系统(TC-RS级联码)。分析和模拟表明:TC-RS级联系统不仅明显降低了帧错率(FER)和误比特率(BER),而且能够减少译码迭代次数,译码时间复杂度也低于标准Turbo码。     

一个低码率级连码系统的设计与FPGA实现

级连码是一种有效而复杂的信道编码方法。设计了一种可以在两种不同码率工作的低码率级连码编解码电路,根据系统指标要求对其中的核心计算单元Viterbi解码器,RS解码器进行了结构和电路优化设计。同时,提出了一种交织器－缓冲器管理方法,以减少数据传输时的复杂性与存储单元的数量。     

卷积与RS级联编码直扩系统性能仿真

为了研究编码增益与扩频增益的有效结合,设计了一种卷积码与RS码级联编码直扩系统,并搭建了该级联编码直扩系统的仿真模型,仿真分析了级联编码模块对于所设计的直扩系统性能的影响.仿真结果表明,与未采用任何编码的直扩系统相比较,所设计的级联编码的直扩系统性能在信噪比达到-1.4 dB后表现更优.而在RS码与卷积码之间加入交织器后,选取合适的交织器参数可以使直扩系统的性能得到进一步的提升.     

水声通信中级连纠错码技术研究

水声信道是一种极其复杂多变的时-空-频变参信道,信号传输中将同时产生随机错误和突发错误,且以密集突发错误为主。为了降低误码率,保证通信的可靠性,文章提出了水声通信中的级连纠错码方案。经过性能仿真分析和湖上实验验证,该方案实用可行。     

RS级联编码在超短波通信与卫星通信信道的仿真分析

超短波波段数据通信与卫星通信已被广泛应用。在这些信道中都存在较强的多径衰落,并且为克服两个波段中的多种干扰,纠正随机错误和突发错误,RS编码被普遍选为信道编码方案。RS码是线性分组码中纠突发错误能力最强,效率最高的编码,Turbo码是可以接近香农限的编码方案。文章提出RS编码与Turbo码的级联码编码方案和解码算法,适当选择参数,并通过仿真验证了方案的正确性与可行性。     

弱湍流下基于PPM调制和RS码的ALC系统差错性能分析

引入了RS码作为大气光通信的信道编码,讨论了在高斯信道和弱湍流信道下,基于PPM调制和RS编码大气光通信系统的性能,仿真比较了未编码与编码系统的差错性能,仿真结果表明,在相同的差错性能条件下,编码增益提高2～3 dB,在高斯信道中的差错性能优于弱湍流信道.     

光通信系统级联码的仿真研究

随着光通信技术向更长距离、更大容量和更高速度的进一步发展,有必要深入研究性能更好的FEC码型方案。在光通信应用的众多FEC码型中,级联码具有短码的复杂度和长码的性能,具有极强的纠突发和纠随机错误的能力,是光通信系统中高效编码的主要研究对象。文中主要对RS-BCH型级联码进行了理论分析及建模仿真,与一般循环码相比该级联码纠错性能优良、冗余度适中、易于实现,更适用于高速光通信系统。     

格状编码和RS码级连技术在HDTV中应用的性能模拟

设计一种用于ＨＤＴＶ地面数字传输系统的级连格状编码和ＲＳ码方案，并对其在ＨＤＴＶ中应用进行计算机模拟。模拟结果表明：该级连格状编码方案在低信噪比具有较好的误码性能。     

迭代译码的级联Reed-Solomon乘积码与卷积码

该文提出用Reed Solomon(RS)乘积码作为外码,卷积码作为内码的级联码方案并且内外码间用Congruential向量生成的交织图案对RS码符号进行重排列。对此级联码采用的迭代译码基于成员码的软译码算法。当迭代次数达到最大后,通过计算RS码的校正子,提出一种纠正残余错误的方法,进一步提高了系统的误比特性能。仿真结果表明,在AWGN信道中与迭代译码的级联RS/卷积码相比,当误比特率为1e-5时,新系统的编码增益大约有0.4 dB。     

The Effect of Block Interleaving in an LDPC‐Turbo Concatenated Code

The effect of block interleaving in a low density parity check (LDPC)‐turbo concatenated code is investigated in this letter. Soft decoding can be used in an LDPC code unlike the conventional Reed‐Solomon (RS) code. Thus, an LDPC‐turbo concatenated code can show better performance than the conventional RS‐turbo concatenated code. Furthermore, the performance of an LDPC‐turbo code can be improved by using a block interleaver between the LDPC and turbo code. The average number of iterations in LDPC decoding can also be reduced by a block interleaver.