亚微米集成电路库设计技术

一、前言 集成电路制造工艺已经从亚微米过度到深亚微米。随着设计规模与复杂度的不断增加,产品推向市场的时间要求又越来越短,现在逻辑设计的IC设计师大都脱离原来的低层次原理图设计方法而采用高层次设计(HDL:High Level Design Language),设计综合成为逻辑设计的主流,以达到提高设计效率、缩短开发产品周期的目的,而逻辑综合就必需要有综合库。现在的逻辑综合工具是     

模拟集成电路设计自动化技术

随着对数模系统集成技术的迫切需求,模拟集成电路综合技术的研究正受到越来越广泛的注视。本文评述了现有模拟集成电路设计自动化技术的主要方法:拓扑综合,器件尺寸优化和版图综合技术。     

模拟集成电路设计自动化技术

随着对数模系统集成技术的迫切需求，模拟集成电路综合技术的研究正受到越来越广泛的注视。本文评述了现有模拟集成电路设计自动化技术的主要方法：拓扑综合，器件尺寸优化和版图综合技术。     

基于Verilog-XL的传输晶体管逻辑模拟

随着集成电路集成度的持续增加,集成电路设计也越来越复杂,这使得设计验证愈来愈重要.模拟作为验证的重要手段在集成电路设计EDA系统中广泛采用,如Verilog-XL是Cadence EDA系统工具箱中的优秀模拟器,可作为传输晶体管逻辑设计的有效模拟工具.     

IC设计流程自动化环境的研究

随着半导体工艺技术的快速发展、集成电路(IC)规模越来越大、复杂度越来越高,电子设计自动化(EDA)工具也日益复杂,如何借助工具提高设计效率已经成为业界广泛关注的问题.文章介绍了一种基于工具命令语言(TCL)构建的用于搭建IC设计流程自动化环境的系统框架,并详细说明了其实现方法,利用该框架可方便地定制各种IC设计自动化流程,提高工作效率.     

基于STG与Petrify的异步电路设计

随着集成电路设计工艺的进步,异步电路相对于同步电路的优越性将越来越明显,异步技术也将越来越成为研究的热点,预计未来集成电路设计将会更多地采用异步技术。Petri网具有的一些特性非常适用于异步电路设计。通过采用petri网的一类子系统STG设计异步电路,并使用一个异步电路设计工具Petrify完成整个设计过程。     

集成电路设计平台构建与实验教学探索

本文基于校园局域网,利用远程登录工具,构建并优化了集成电路设计环境的网络平台,不仅有效缓解了实验室资源不足的问题,实现了资源共享;还进一步完善了集成电路实验教学体系,使学生对集成电路设计有一个全面综合的认识,使其解决具体问题的能力得到提高。     

EDA技术与FPGA设计应用

EDA技术是现代电子设计技术的核心，它在现代集成电路设计中占据重要地位。随着深亚微米与超深亚微米技术的迅速发展，FPGA设计越来越多地采用基于VHDL的设计方法及先进的EDA工具。本文详细阐述了EDA技术与FPGA设计应用。     

超高速移位寄存器单元结构设计方法

本文以高速八位移位寄存器的研制为例,介绍了一种简便可行的专用集成电路单元结构设计方法。专用集成电路的设计目前有很多方法,但都基于有先进的设计工具和较为丰富的集成电路CAD库。没有这些设计环境,使用单元结构设计方法同样可以较快地设计专用集成电路。与通常的设计相比,这种方法具有设计周期短,电路性能高,设计成本低,版图布局对称等特点,是一种较好的专用集成电路设计方法。     

立足亚洲放眼全球——思源科技"2006电子设计自动化发展论坛"侧记

随着3C产品越来越轻薄,功能也越来越多,IC/SoC设计也变得越来越复杂;同时,电子产品不停地推陈出新,产品的研发时间越来越短。面对越来越多的挑战,如何加快集成电路设计的步伐,电子设计自动化工具(EDATool)将扮演关键性的角色。全球的EDA市场一直都被Cadence,Synopsys和Mentor Graphics三大EDA公司占据。近年来,亚太地区半导体市场持续攀升,尤其是中国半导体市场的迅速崛起,EDA作为集成电路设计的工具,也伴随这一趋势取得长足发展。除了EDA"三巨头"继续在中国延续其垄断地位外,中小EDA公司及本土企业也在越来越多涉足这一市场。…     

数字电视发端调制器芯片时序优化设计与实现

设计数字集成电路时,关键是要满足时序的约束。时钟树综合是芯片设计后端优化时序过程中至关重要的一环,尤其是在复杂的超大规模高速集成电路设计中,它将直接影响最后的流片。其中时钟偏斜是影响时钟的重要因素。本文以SMIC 0.18μm工艺数字电视发端调制器芯片为例,前端提出新的获得同步分频时钟的方法,后端使用Synopsys的Astro工具来进行手动时钟树综合和时序优化,在满足时序设计要求的同时减小了芯片面积。     

军用集成电路失效分析

随着科学技术的发展,集成电路在我国军用武器装备上的应用越来越广泛,其可靠性成为制约我国武器装备质量的一项重要因素,失效分析是集成电路可靠性及质量保证的重要环节,本文从失效分析的流程、方法、技术及发展入手,对军用集成电路的失效模式及失效机理进行了详细的讲解,随着元器件设计与制造技术的不断提高及失效分析技术和工具的逐步完善,失效分析工作将在集成电路质量控制方面发挥更大的作用.     

明导旗下Exemplar Logic的综合工具可用于ProASIC器件

明导公司(Mentor Graphics)旗下Exemplar Logic公司的LeonardoSpectrum综合工具既可以用于ASIC(专用集成电路)的设计,也可以用于FPGA(现场可编程门阵列)的设计。     

多态在高层次模型中的综合方法

随着集成电路系统越来越复杂和相较之下市场时间越来越紧迫,系统级设计方法正逐渐融入传统的IC设计方法。为了提高整个系统的设计开发效率,直接综合面向对象的系统级模型将是一个很好的方向。扩展了函数指针的表示和消除方法,着重讨论了多态的可综合性问题。此方法适合所有具有面向对象特性的系统级语言,可以作为系统级模型手工转换或自动综合的基础。     

VLSI设计方法和工具的发展

本文回顾了模拟和数字集成电路设计EDA工具的发展历程,详细地分析了数字电路设计流程,指出在当前深亚微米集成电路设计中存在的问题及EDA工具发展动向。     

今年设计自动化会议(DAC)上新工具新设计方法大量涌现

6月21日至25日于新奥尔良Morial会议中心举行的设计自动化会议上,集成电路设计工具开发商,可编程门阵列器件供应商和印刷线路板供应商将展示它们各自的最新版本的产品。这里简要介绍一些会上介绍的和展出的新产品。 混合信号设计 混合信号设计的设计方法和设计工具紧跟数字信号设计之后,正在将集成电路设计和系统设计的过程不断     

130nm/90nm工艺下IC设计链中的功耗优化解决方案

随着芯片复杂度的提高,EDA工具在整个设计链中越来越重要;随着工艺特征尺寸的缩小以及手持设备的不断普及,集成电路面临着越来越严重的功耗挑战.因此在IC设计链中优化功耗显得尤为必要.本文在分析了低功耗设计重要性的基础上,重点阐述了一个典型的基于EDA工具的低功耗设计流程,并描述了各阶段为了降低功耗所采取的措施,最后给出了ARM1136JF-S芯片实例.实验结果表明,使用本文的低功耗实现方法可降低功耗40%.     

Avant！推出SoC设计工具

先驱微电子公司(Avantl)日前在北京和上海两地向集成电路设计人员介绍了该公司2001年推出的各类新产品,其中有应用于SoC设计的SinglePass-SoC系列设计工具,包括Astro、Columbia、Cosmos、Venus、Star-RCXT等,并介绍了其在超深亚微米综合流程和工具方面取得的新进展。 Astro工具是用于UDSM布局布线     

CMOS集成电路低功耗设计方法

近年来，功耗问题已成为VLSI设计，尤其是在电池供电的应用中必须考虑的重要问题之一。文章通过对CMOS集成电路功耗起因的分析，对CMOS集成电路低功耗设计方法和设计工具进行了深入的讨论。     

计算光刻驱动DFM的拥有成本

45和32nm节点的可制造性需要新的策略。计算光刻提供了为设计流程定义解决方案的方法。随着晶体管数目的增加、芯片功能和性能的日益提高,集成电路的几何尺寸变得越来越小,这需要以一种史无前例的方法来改造设计和制造流程。当关键技术、工具和接口开始出现并且展示它们的实际价值