基于FPGA的Montgomery模乘器的高效实现*

为了提高椭圆曲线密码处理器的模乘速度,本文提出了一种更有效且更适合硬件实现的Montgomery算法。改进的算法分析了基于CSA加法器的Montgomery模乘算法,提出了多步CSA加法器的Montgomery算法,该算法能够在一个时钟内做多次CSA迭代运算,可以有效地降低时钟个数,进而提高模乘速度。通过Modelsim仿真工具仿真,正确完成一次256bits Montgomery模乘运算只需要16个时钟周期。在Altera EP3SL200F1517C2 FPGA中的运行结果表明：71.5MHz的时钟频率下,完成一次256位的模乘运算仅需要0.22微秒。     

面向CBC模式的AES高速芯片设计与实现

为以硬件方式高速实现AES密码算法,缩短整个芯片的关键路径,基于一种改进AES密码算法,在算法级对电路实现进行优化,将AES密码算法中字节代替变换与列混合变换进行合并,以查找表的方式实现这两种变换的一步变换。在支持密钥长度为128 bit、192 bit和256 bit AES算法的同时,支持分组密码工作中的ECB,CBC模式,提高了分组密码不同级别的安全性。在0.13μm CMOS工艺下,用Verilog硬件描述语言进行综合,仿真结果表明最高时钟频率可以达到781 MHz,在密钥长度分别为128 bit、192 bit和256 bit时,最大数据吞吐率分别可以达到9.9 Gb/s、8.3 Gb/s和7.1 Gb/s,占用面积38.5 KGates。     

RSA快速硬件实现研究

RSA加脱密可归结为对 memod N的运算 ,这种大数模幂乘运算可以用字长为 w( 2 w N)的乘法器以迭代的方式来实现 ,对于给定字长的乘法器 ,提高其吞吐速度的有效措施之一是采用流水线技术 .用传统的平行四边形乘法器实现大数模幂乘 ,存在两次迭代之间的数据相关问题 .降低数据相关所引起的时耗代价 ,对于提高时钟频率 ,从而提高乘法器的速度至关重要 .根据矩形乘法器原理设计的 RSA专用部件较好地解决了这一问题 ,HDL 模型的仿真验证了所做设计的正确性 .     

基于分量解耦融合的无线传感网时钟同步算法

无线传感器网络(WSN)时间同步精度的提高通常以增加额外同步能耗为代价,针对时间同步的高精度与低能耗的权衡问题,提出一种基于分量解耦融合的时钟同步算法。该算法结合双向广播同步机制和节点间时钟的相关性,利用分量解耦融合思想计算被同步节点与基准节点间的时钟偏差,同时根据线性无偏最小方差准则估计各个分量加权参数的取值。仿真结果表明,该算法能够在不增加额外同步能耗的条件下,相比PBS、TPSN和RBS算法,20轮同步后同步精度分别提高4.52μs、13.8μs以及25.48μs。     

一种基于有限域的快速乘法器的设计与实现

基于有限域上椭圆曲线公开密匙协议的离散对数计算算法正日益成为热点，而有限域上的计算尤其是乘法计算极大地影响其加／解密速度。为了提高椭圆曲线密码系统的计算速度，需要从很多方面考虑，但其中关键的一点在于如何提高乘法器的速度，且保持其规模在能够接受的范围。在对椭圆曲线的分析基础上提出了一种有限复合域GF((2^m1)^m2)上的快速乘法器。该乘法器采用并行计算和串行计算相结合的原则，在增加少量硬件规模将一次有限域乘法的计算速度由原来的m=m2m1个时钟周期降低到m2个时钟周期，从而极大地提高了乘法器的计算速度。通过FPGA的验证测试证明该方法在速度上完全适合椭圆曲线密码系统。     

ZUC-256流密码轻量级硬件设计与实现

ZUC-256是由中国开发的一种应对于5G通信和量子计算机的流密码,该算法主要包含ZUC-256流密码和一种基于该流密码的完整性算法（EIA3）。本文设计了2种不同的ZUC-256流密码轻量级电路结构,以及1种基于ZUC-256流密码的EIA3算法结构。基于FPGA对设计的电路结构和算法结构进行实现,并进行了性能对比。对比结果表明：本文设计的2种电路结构最高达到了6.72 Gb/s的吞吐率,相较于现有的ZUC-256电路设计在速度上提高了45.24%;本文设计的2种电路相较于之前的ZUC-128占用资源更少,在面积上分别减少38.48%和30.90%;本文设计的EIA3算法结构仅用0.71 μs即可对128位的数据进行加密。     

高速可重构AES的设计与实现

提出一种可重构AES硬件架构,对加/解密运算模块和密钥扩展模块进行了可重构设计,使其能够适配128bit、192bit、256bit三种密钥长度的AES算法,并针对列混合模块进行了结构优化。在FPGA上进行了验证与测试,并在0.18μmSMIC工艺下进行了逻辑综合及布局布线。结果表明其核心时钟频率为270MHz,吞吐量达到3.4Gb/s,能够满足高性能的密码处理要求。     

一种基于复合域的ECC的快速乘法器

基于有限域上椭圆曲线公开密匙协议的离散对数计算算法正日益成为热点,而有限域上的计算尤其是乘法计算极大地影响其加/解密速度。基于ECC中有限域乘法的重要性,该文给出了一种复合域GF((2m1)m2)上的快速乘法器。该乘法器采用并行计算和串行计算相结合的原则,增加少量硬件规模将一次有限域乘法的计算速度由原来的m=m2m1个时钟周期降低到m2个时钟周期,从而极大地提高了乘法器的计算速度。     

基于Goldschmidt算法的高性能双精度浮点除法器设计

针对双精度浮点除法通常运算过程复杂、延时较大这一问题,提出一种基于Goldschmidt算法设计支持IEEE-754标准的高性能双精度浮点除法器方法。首先,分析Goldschmidt算法运算除法的过程以及迭代运算产生的误差;然后,提出了控制误差的方法;其次,采用了较节约面积的双查找表法确定迭代初值,迭代单元采用并行乘法器结构以提高迭代速度;最后,合理划分流水站,控制迭代过程使浮点除法可以流水执行,从而进一步提高除法器运算速率。实验结果表明,在40 nm工艺下,双精度浮点除法器采用14位迭代初值流水结构,其综合cell面积为84902.2618 μm²,运行频率可达2.2 GHz;相比采用8位迭代初值流水结构运算速度提高了32.73%,面积增加了5.05%;计算一条双精度浮点除法的延迟为12个时钟周期,流水执行时,单条除法平均延迟为3个时钟周期,与其他处理器中基于SRT算法实现的双精度浮点除法器相比,数据吞吐率提高了3~7倍;与其他处理器中基于Goldschmidt算法实现的双精度浮点除法器相比,数据吞吐率提高了2~3倍。     

整数乘法电路的形式化验证方法研究

采用基于决策图的模型检验方法对整数乘法器验证时会出现内存爆炸,解决该问题的一种有效途径是采用反向替换方法.函数替换算法是反向替换方法的核心算法,如果保证被替换变量位于被替换函数的决策图顶层,替换算法可以简化.通过设置变量序和限定变量替换顺序,提出了一种保证被替换变量始终位于被替换函数决策图的顶层的反向替换方法,可极大降低整数乘法器验证的运行时间和内存使用量.实验结果表明,采用改进的反向替换方法,在1GB内存下,可将Add-Step乘法器的验证规模从84×84位提高到256×256位,将Diagonal乘法器的验证规模从84×84位提高到206×206位.     

高速可配置RSA密码协处理器的ASIC设计

提出了一种基于嵌入式系统的高速、可配置RSA密码协处理器的ASIC设计方案,可实现256bit到2048bit的RSA加密运算。为了提高运算速度,采用改进的高基模乘算法和流水线结构;为了消除协处理器与内存之间的通信速度瓶颈,使用DMA直接访问方式;同时,数据输入输出都使用双口存储体,形成加解密数据流,本文将该加解密协处理器简称为SPU(Streaming Processing Unit)。     

基于Montgomery模乘的RSA加密处理器

提出一种基4的Montgomery模乘算法及优化的硬件结构,将传统基2模乘运算迭代次数减少近一半。在该模乘模块基础上设计高速RSA加密处理器,采用进位保留形式的全并行模幂运算流程,避免长进位链和中间结果转换的问题。结果表明,该设计同时适应FPGA和ASIC实现,完成一次标准1 024位RSA加密运算仅需9 836个周期,加密速率提高50%以上。     

矩形乘法器的另一结构设计

文章给出了矩形乘法器的另一个结构设计,该设计在计算速度上优于文献[1]的方案而劣于文献[2]的方案,在流水线分级方面则比文献[2]的方案有灵活性。这一实现把大整数乘的数据相关之时间代价降为1个二选一选通器加上3位加法器所需的时间,即把乘法器流水线的节拍时间值降到了该值,从而大大提高了用流水线实现大整数乘的效率。在某些应用中,用矩形乘法器来实现平行四边形乘法器的功能,则可大大降低规模。     

基于Montgomery的RSA高速低成本实现

给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,节省了面积,且能达到较高的性能。     

基于组间进位预测的快速进位加法器

为加快密码系统中大数加法的运算速度,提出并实现一种基于组间进位预测的快速进位加法器。将参与加法运算的大数进行分 组,每个分组采用改进的超前进位技术以减少组内进位延时,组间通过进位预测完成不同进位状态下的加法运算,通过每个组产生的进位状态判断最终结果。性能分析表明,该进位加法器实现1 024位大数加法运算的速度较快。     

基于DNA下推自动机二进制减法和乘法的实现

提出了基于DNA下推自动机二进制减法和乘法的实现方法.一位二进制借位减法,是通过预先构造好的DNA下推自动机模型在一个试管中以该模型的运行方式自动完成运算.m位二进制借位减法,是在一位二进制减法的基础上,按照从低位到高位的顺序,将低位产生的借位作为高位试管操作巾的输入符号串,从而完成高位的减法运算.两位二进制乘法中包含移位和加法操作,在两个试管中分别设计好DNA下推自动机模型,分别完成被乘数与乘数各位的移位操作,同时结合相应的生物操作,将其作为另一个试管加法操作中的输入符号串,则加法操作中产牛的结果即为所求.在此基础上,m位二进制乘法可通过移位操作的并行性和加法操作的串行性来完成运算.这些实现方法为DNA下推自动机实现基本的算术运算提供了比较完整的运算机制.     

适合资源受限环境的GF(2m)域上乘法器结构

椭圆曲线密码体制因其每比特最大的安全性受到越来越广泛的重视。而有限域上的乘法运算,成为决定椭圆曲线上的标量乘法运算速度的主要因素。文中基于Massey-Omura乘法器,和另外一种并行乘法器,提出了一种新型的有反馈的并行乘法器结构,结构需要8(m-1)个异或门和(8m-7)个与门。比起原来的乘法器,门数有了很大的减少。因此这种结构比较适合资源受限的环境中应用。     

有限域上乘法运算快速实现的设计

提出了一种基于对数移位结构实现GF(2^m)上乘法运算的设计方法。在对有限域乘法进行分析及对对数移位结构进行介绍的基础上，对乘法实现进行了详细阐述。该设计方法可以在一个时钟内完成有限域乘法，其运算速度优势非常明显。     

基于双Booth 2编码的双有限域模乘法器设计与实现

采用双Booth 2编码技术,对高基radix-16 Montgomery模乘法器进行了优化设计,减小了电路面积,提高了模乘运算速度。使用SMIC0.18μm标准单元工艺库综合后,计算256bit有限域GF(P)上的模乘只需要0.51μs。