同步数字系列传送网的同步

给出ＳＤＨ网同步问题的一个总体描述。回顾了数字网网同步的发展演变，从抖动和瓢动的讨论了网同步对ＳＤＨ网的意义，还讨论了ＳＤＨ网同步的基本原理ＩＴＵ－Ｔ建设Ｇ．８１Ｓ对ＳＤＨ时钟的定量要求。接着，介绍了Ｇ．８１２钟硬件结构和操作最后给出了我们设计的Ｇ．８１Ｓ钟的一个实例。     

数字锁相环在位同步提取中的应用

在数字通信中,为保证信息传输和交换的正确,各种数字模块的时钟应该具有相同的频率,否则在数据传输中会产生滑动、误码,直至通信中断。本文详细论述了基于FPGA技术实现数据码流位同步时钟信号的提取,以及电路模块的工作原理、关键技术和实现途径,并通过了软件仿真。     

浅谈同步数字系列（SDH）的网同步

本文主要介绍网同步方式与工作模式及ＳＤＨ网同步的一些基本概念。     

基于FPGA的锁相环敛同步提取电路设计

本文介绍了一种锁相环位同步提取电路的组成和工作原理，并用FPGA实现了该电路，给出了实测的波形。     

数字锁相环提取位同步信号的改进与实现

传统的数字锁相环电路通过相位比较器控制添/扣门调整分频器计数脉冲从而调整相位,但每次仅能调整一步。这不能满足快速建立位同步的要求且对相位调整的步进也缺乏灵活性。提出了用可编程器件实现改进型数字锁相环的方案,使得相位比较器在判决的同时计算出分频器分频计数值误差,并用得出的误差值去补偿分频器的分频计数值。同时将分频器、添门和扣门合并为一个可以加载不同模值的可变模分频器,解决了原来数字锁相环位同步建立慢的缺点。该方法通过VHDL语言实现,并在Quartus II上验证通过,实现了位同步信号的提取。     

一种新型高速数字锁相环的研究

本文针对传统方法实现的数字锁相环(DPLL)工作速率低的问题,通过对一种典型的DPLL的分析,找出影响其工作速率的主要因素,研究并提出了一种全新的高速实现方法,并在实验室进行了数据传输位同步提取实验。     

载波同步中数字锁相环的重构设计

针对以往载波同步锁相环中代码或设备不可继承、不可移植所导致的开发效率较低的问题,文中提出了以复用FPGA组件的形式重构载波同步锁相环的方案。该方案通过功能分解提取不同锁相环的共性模块、为功能模块映射合适算法并在FPGA中实现。该方法利用OCP协议封装接口生成FPGA组件,最终复用组件以构建新锁相环应用。仿真实验结果显示,组件复用率超过60%,证明了新方法的正确性和有效性。     

基于FPGA的锁相环位同步提取电路设计

本文介绍了一种锁相环位同步提取电路的组成和工作原理,并用FPGA实现了该电路,给出了实测的波形。     

一种快速提取位同步的全数字锁相环

本文提出了一种快速提取位同步的全数字锁相环方案。该方案通过对同步区、反相区以及快慢区的切换,有效地克服了同步时间与量化相位误差的矛盾。具有同步建立时间短、保持时间长、且同步精度高、抗干扰能力强等优点。     

单片机控制高性能时钟同步锁相环的实现与研究

本文介绍了单片机控制的高性能时钟同步锁相环的实现方法及性能特点，并简要阐述了其工作原理。在给出该锁相环数字模型的基础上，对锁相环控制软件算法进行分析，在频域给出了２种算法的分析结果，最后给出了主从同步锁相环的硬件测试结果。     

浅议同步数字系列(SDH)的网同步

本文主要介绍网同步方式与工作模式及SDH网同步的一些基本概念.     

一种用于SDH 2Mbit/s支路输出口的全数字锁相环

在本文中我们提出了一种具有极低通带宽度的二阶全数字锁相环，并采用了一些非线性的改进措施，使其具有一个相对较宽的牵出范围，从而可以用来恢复Ｅ１支路信号的时钟。经硬件实验证实，完全可以满足ＩＴＵ－Ｔ对抖动抑制特性的要求。由于数字集成电路技术成熟，集成度远远高于模拟集成电路，因而采用全数字锁相环对系统的集成有明显的益处。     

超前——滞后数字锁相环的EPLD实现

介绍了超前－滞后数字锁相环的工作原理，阐述了采用ＥＰＬＤ的设计方法和步骤，以体现ＥＰＬＤ在逻辑设计和应用中的优势，分析了电路的主要性能指标。该电路在实际系统中的正常工作为进一步开展ＰＣＭ解调器数字化和单板化的工作奠定了基础。     

DDS技术在网同步中的应用

网同步是数字通信网的基本要求,其功能是将同步信息从基准时钟源向各个通信节点传递,让整个通信网的时钟工作于相同频率,以满足通信网络传递业务的需求。DDS是第三代频率合成技术,从相位出发,直接采用数字技术合成所需波形。这里首先介绍了网同步技术的原理,并分析了基于PLL技术的传统网同步技术的缺点,然后介绍了DDS技术的概况以及优点,最后提出了一种基于DDS技术的网同步设计方案。     

一种快速捕获数字锁相环位同步器

本文给出的数字锁相环位同步器的核心部分是一个单片机系统。文中介绍了同步器的构成、工作原理及数字锁相环的快速捕获性能等技术指标。     

基于数字锁相环的温控变频电路设计

CC4046集成电路锁相环采用RC型压控振荡器,外接RC作为充放电元件,电路简单、成本低廉、实用价值大,可广泛应用于广播电视系统,各种通信系统,以及频率合成,自动控制及时钟同步等技术领域。利用数字集成锁相环组成温控变频电路可以克服常见温控系统可靠性低、抗干扰能力差的缺点,为温度的精确测量及需要进行温度检测控制的设备提供了一种可行的电路设计方案。     

数字锁相环综评

本文旨在对数字锁相环(DPLL'S)三十年来在理论和实验方面的发展,作一系统的综述和评论.文中系统地阐述了各种理论,指出了它们之间的关系,以及它们是在什么假设前题下建立的.各种理论有什么优缺点,顺便也指出了尚待解决的问题.这篇评论充分注意到由于微处理技术迅速的发展,对通讯和控制信号的各种算法已能在数字领域内方便地实现.因此,本文把重点放在介绍自适应数字锁相环上.最后,文中展望了DPLL的研究和发展的前景.