3.1～10.6 GHz CMOS超宽带低噪声放大器设计

本文给出了一个低电压、低功耗增益连续可调CMOS超宽带低噪声放大器(Ultra-wideband Low Noise Amplifier,UWB LNA)设计。在0.85V工作电压下放大器的直流功耗约为10mW。在3.1～10.6GHz的超宽带频段内,增益S21为14±0.4dB,且随控制电压VC连续可调。输入、输出阻抗匹配S11、S22均低于-10dB,噪声系数(NF)最小值为3.3dB。设计采用TSMC 0.18μm RF CMOS工艺完成。     

一种3.1~10.6GHz超宽带低噪声放大器设计

设计了一种基于TSMC 0.13μm CMOS工艺,用于3.1～10.6GHz带宽的CMOS低噪声放大器。输入级采用共栅极结构,在宽频带内能较好地完成输入匹配。放大级采用共源共栅结构,为整个电路提供合适的增益。输出则采用源极输出器来进行输出匹配。使用ADS2006软件进行设计、优化和仿真。仿真结果显示,在3.1GHz～10.6GHz带宽内,放大器的电源电压在1.2V时,噪声系数低于2.5dB,增益为20.5dB,整个电路功耗为8mW。     

3~10 GHz平坦增益超宽带CMOS LNA设计

提出了一种基于共源共栅及电阻并联反馈结构的超宽带低噪声放大器(LNA)。在3～10 GHz的工作频段范围内,采用电阻并联反馈和π型匹配网络结构,实现宽带输入匹配,并有效减小整个电路的噪声系数。利用共源共栅输出漏极的并联峰化技术,实现平坦的高频增益及噪声的有效抑制。采用源极电感(L_s)负反馈及晶体管M₃构成的源极跟随器,提高电路的线性度和输出匹配。基于TSMC 0.18 μm RFCMOS工艺库,采用Cadence Spectre RF,对LNA原理图和版图进行仿真。仿真结果显示,该LNA的S₁₁和S₂₂均小于-10 dB,S₁₂小于-32 dB,S₂₁为11.38±0.36 dB,噪声系数为3.37±0.2 dB,P1dB和IIP3分别为-9.41 dBm和-2.7 dBm。设计的LNA在带宽内具有良好的输入输出匹配、较好的反向隔离度及线性度、高且平坦的增益和低且平坦的噪声系数。     

3~10 GHz平坦增益超宽带CMOS LNA设计

提出了一种基于共源共栅及电阻并联反馈结构的超宽带低噪声放大器(LNA)。在3~10GHz的工作频段范围内,采用电阻并联反馈和π型匹配网络结构,实现宽带输入匹配,并有效减小整个电路的噪声系数。利用共源共栅输出漏极的并联峰化技术,实现平坦的高频增益及噪声的有效抑制。采用源极电感(Ls)负反馈及晶体管M3构成的源极跟随器,提高电路的线性度和输出匹配。基于TSMC 0.18μm RFCMOS工艺库,采用Cadence Spectre RF,对LNA原理图和版图进行仿真。仿真结果显示,该LNA的S11和S22均小于-10dB,S12小于-32dB,S21为11.38±0.36dB,噪声系数为3.37±0.2dB,P1dB和IIP3分别为-9.41dBm和-2.7dBm。设计的LNA在带宽内具有良好的输入输出匹配、较好的反向隔离度及线性度、高且平坦的增益和低且平坦的噪声系数。     

基于0.18μm CMOS工艺的3.1~10.6GHz超宽带LNA设计

本文基于特许0.18μm CMOS工艺,提出了一种新型的低复杂3.1~10.6GHz超宽带LNA电路,它由两级简单的放大器通过级间电感连接构成。第一级放大器使用电阻电流复用结构和双电感退化技术来达到宽带输入匹配和低噪声性能,第二级放大器使用带电感峰值技术的共源级放大器来同时达到高平坦增益和好的宽带性能。测试结果表明,在3.1~10.6GHz频段内,提出的超宽带LNA的最大功率增益为15.6dB,S12为-45dB,输入输出隔离度小于-10dB,噪声系数NF为2.8~4.7dB,在6GHz时的输入三阶交调点IIP3为-7.1dBm。芯片在1.5V电源电压下,消耗的功率为14.1mW,芯片总面积为0.8mm0.9mm。     

一种高增益低功耗CMOS LNA设计

采用TSMC0.18μmCMOS工艺,利用ADS2008软件仿真,设计了一种高增益的CMOS低噪声放大器。与传统的共源共栅结构相比,该电路在晶体管M3的栅源极处并入电容C1,以增加系统抗干扰能力;并在级间引入一并联电感和电容与寄生电容谐振,以提高增益。仿真结果表明,在2.4 GHz工作频率下,该电路的增益大于20 dB,噪声系数小于1 dB,工作电压为1.5 V,功耗小于5 mW,且输入输出阻抗匹配良好。     

一种CMOS超宽带LNA的优化设计方法

 为实现性能更优的超宽带(UWB)射频前端低噪声放大器(LNA),本文提出了一种通用的基于CMOS工艺的超宽带LNA优化设计方法.基于源端电感负反馈的LNA电路模型,本文提出利用最优化的数学方法分别确定晶体管尺寸、输入匹配网络和负载网络各元件参数的方法,实现了较好的输入阻抗匹配,达到了较高的增益、较好的增益平坦度以及优秀的噪声系数,并具有较低的功耗;本设计方法所用无源元件不但适宜CMOS集成,而且对工艺偏差具有一定的忍耐力.仿真结果说明用上述方法设计的超宽带LNA在工作频带内能够达到预期的各项性能要求.     

1.5-6GHz增益和噪声系数稳定的两级超宽带CMOS低噪声放大器设计与性能模拟

 针对UWB应用设计实现了一个1.5-6GHz的两级CMOS低噪声放大器(LNA). 通过引入共栅(CG)和共源(CS)结构以获得宽范围内的输入匹配,采用电流镜和峰化电感进行电流复用,所提出的LNA实现了非常平坦化的功率增益和噪声系数(NF). 经标准0.18μm CMOS工艺实现后,版图后模拟结果表明在1.5-5GHz频率范围内功率增益(S21)为11.45±0.05dB,在2-6GHz频率范围内噪声系数(NF)为5.15±0.05dB,输入损耗(S11)小于-18dB. 在5GHz时,模拟得到的三阶交调点(IIP3)为-7dBm,1dB压缩点为-5dBm.在1.8V电源电压下,LNA消耗6mA的电流,版图实现面积仅为0.62mm^2.     

一种应用于脉冲超宽带接收机的高增益LNA

基于SMIC 0.13 μm CMOS工艺,设计了一种应用于脉冲超宽带无线通信系统接收机的高增益低噪声放大器(LNA)。该LNA工作在6~9 GHz频段,单端输入,差分输出,采用电容交叉耦合与电流复用技术提高了增益,实现了低功耗性能。仿真结果表明,LNA电路工作在7.5 GHz中心频率时,增益高达46 dB,噪声系数为3.05 dB,输入端回波损耗为－12.5 dB,输出端回波损耗为－16.7 dB,在1.2 V电源供电下的核心消耗功耗为16 mW,核心电路面积仅为0.5 mm²。     

采用噪声消除技术的3-5GHz CMOS超宽带LNA设计

设计了一种适用于超宽带无线通信系统接收前端的全集成低噪声放大器.该放大器以经典窄带共源共栅低噪声放大器为基础,通过加入并联负反馈电阻以扩展带宽,采用噪声消除技术优化噪声系数.低噪声放大器基于SMIC 0.18-μmRF CMOS工艺进行设计与仿真,仿真结果表明,在3-5 GHz的频带范围内,S11小于-13 dB,S22小于-11.8 dB,S21大于17.3dB,S12小于-32 dB,增益平坦度小于0.7 dB,最大噪声系数为2.9 dB,输入三阶截断点为-12.9 dBm.采用1.8 V电源供电,电路总功耗约为20.5 mW.     

Design of a fully differential CMOS LNA for 3.1-10.6 GHz UWB communication systems

A fully differential complementary metal oxide semiconductor （CMOS） low noise amplifier （LNA） for 3.1-10.6 GHz ultra-wideband （UWB） communication systems is presented. The LNA adopts capacitive cross-coupling common-gate （CG） topology to achieve wideband input matching and low noise figure （NF）. Inductive series-peaking is used for the LNA to obtain broadband flat gain in the whole 3.1-10.6 GHz band. Designed in 0.18 um CMOS technology, the LNA achieves an NF of 3.1-4.7 dB, an Sll of less than -10 dB, an S21 of 10.3 dB with ±0.4 dB fluctuation, and an input 3rd interception point （IIP3） of -5.1 dBm, while the current consumption is only 4.8 mA from a 1.8 V power supply. The chip area of the LNA is 1×0.94 mm^2.     

应用于802.11a的5.7GHz CMOS LNA设计

使用0.18μm CMOS工艺设计应用于802.11a WLAN的U-NII高频段5.7GHz的LNA.首先选取LNA结构,推导出噪声模型,然后选取在固定功率消耗下最小噪声系数对应的晶体管尺寸,再进行输入输出阻抗匹配和电路调整优化.在使用Bond Wire不加Pad时提供-22.014dB S11,-44.902dB S22,15.063dB S21,-39.44dB S12,2.453dB/2.592dB的噪声系数(NF),-4.1915dBm的三阶互调输入点(IIP3),-15.6dBm的功率1dB压缩点(P1dB)和10mW的功率消耗(Pd).完全考虑Bond Wire和Pad效应的性能参数也已经给出,但噪声系数恶化为3.21/3.23dB,S参数在电路调整优化之后变化不大,整体性能比较突出.     

3～5 GHz超宽带无电感CMOS低噪声放大器设计

基于TSMC O.18μm RFCMOS工艺设计了一种无电感并联负反馈的超宽带低噪声放大器(LNA).在3～5 GHz工作频率范围内,电阻电流复用技术为整体电路提供自偏置,使其在足够的带宽范围内均可实现较高增益;同时噪声相消技术又可消除部分沟道热噪声,在很大程度上降低了放大器的噪声系数,由仿真结果可以看到:LNA在3～5 GHz内实现了良好输入输出匹配和较好的线性度,同时得到了较好的电压增益和噪声性能;并且其在整个频带范围内增益达到11～13.9 dB,噪声系数小于4.6 dB.整个设计最大的优点是没有用到片上电感,使得芯片面积大大缩小,这对商业应用具有极大的吸引力。     

0.18 /spl mu/m 3-6 GHz CMOS broadband LNA for UWB radio

A 3-6 GHz CMOS broadband low noise amplifier (LNA) for ultra-wideband (UWB) radio is presented. The LNA is fabricated with the 0.18 /spl mu/m 1P6M standard CMOS process. Measurement of the CMOS LNA is performed using an FR-4 PCB test fixture. From 3 to 6 GHz, the broadband LNA exhibits a noise figure of 4.7-6.7 dB, a gain of 13-16 dB, and an input/output return loss higher than 12/10 dB, respectively. The input P/sub 1 dB/ and input IP3 (IIP3) at 4.5 GHz are about -14 and -5 dBm, respectively. The DC supply is 1.8 V.     

2.4GHz可变增益CMOS低噪声放大器设计

设计了一款工作在2.4GHz的可变增益CMOS低噪声放大器,电路采用HJKJ0.18μm CMOS工艺实现。测试结果表明,最高增益为11.5dB,此时电路的噪声系数小于3dB,增益变化范围为0～11.5dB。在1.8V电压下,电路工作电流为3mA。     

A low power 3-5 GHz CMOS UWB receiver front-end

A novel low power RF receiver front-end for 3-5 GHz UWB is presented. Designed in the 0.13μm CMOS process, the direct conversion receiver features a wideband balun-coupled noise cancelling transconductance input stage, followed by quadrature passive mixers and transimpedance loading amplifiers. Measurement results show that the receiver achieves an input return loss below-8.5 dB across the 3.1-4.7 GHz frequency range, max-imum voltage conversion gain of 27 dB, minimum noise figure of 4 dB, IIP3 of-11.5 dBm, and IIP2 of 33 dBm. Working under 1.2 V supply voltage, the receiver consumes total current of 18 mA including 10 mA by on-chip quadrature LO signal generation and buffer circuits. The chip area with pads is 1.1 × 1.5 mm2.     

A low power 3-5 GHz CMOS UWB receiver front-end

A novel low power RF receiver front-end for 3-5 GHz UWB is presented. Designed in the 0.13μm CMOS process, the direct conversion receiver features a wideband balun-coupled noise cancelling transconductance input stage, followed by quadrature passive mixers and transimpedance loading amplifiers. Measurement results show that the receiver achieves an input return loss below -8.5 dB across the 3.1-4.7 GHz frequency range, maximum voltage conversion gain of 27 dB, minimum noise figure of 4 dB, IIP3 of -11.5 dBm, and IIP2 of 33 dBm. Working under 1.2 V supply voltage, the receiver consumes total current of 18 mA including 10 mA by on-chip quadrature LO signal generation and buffer circuits. The chip area with pads is 1.1 × 1.5 mm^2.