基于系数可调FFE的10 Gb/s发送端的设计

采用SMIC 40 nm CMOS工艺,设计了一种工作在10 Gb/s的SerDes高速串行接口发送端电路,并创新性地提出了一种系数可调的FFE结构,使电路能适用于不同衰减的信道。电路主要模块为复接器、3阶FFE均衡器。复接器采用经典半速率结构,使用数字模块搭建,降低了功耗,并通过设计使采样时钟位于输入的最佳采样点,抑制了毛刺的产生。FFE均衡器采用结构简单的TSPC类型D触发器、低功耗的选择器和系数可调节抽头加法电路,使信号达到均衡效果,补偿信道的衰减。仿真结果显示,电路稳定工作于10 Gb/s,在1.1 V电源电压下功耗仅为30 mW。     

一种基于65 nm CMOS工艺的3抽头前馈均衡器

高速串行接口技术是当前高速数据传输的关键技术之一,而前馈均衡器(FFE)是高速串行接口中的重要模块电路。设计了一款工作在40 Gb/s、用于高速串口发送端的前馈均衡器;分析了FFE求和模块、延时模块对均衡效果的影响;采用LC网络作为延时单元,并通过设计闭环反馈控制来控制延时时间,解决了高速均衡电路的延时实现问题。电路采用TSMC 65 nm CMOS工艺进行设计和仿真,后仿真结果表明,在40 Gb/s数据传输时,该3抽头FFE电路具有20 dB的均衡能力;在TT_27 ℃工艺角、1.0 V电源电压下,电路功耗为51.52 mW。     

高速PCM信号解码电路设计

为了准确接收解码某系统的高速PCM数据,设计以PLL方式的时钟、数据恢复电路(CDR),实现硬件时钟同步、码同步,并进行串并转换完成对高速PCM码的解调。该电路对高速NRZI串行信号完成均衡后,转换为高速ECL电平逻辑,利用延时异或运算提取时钟信息,由PLL完成时钟提取与数据对齐。电路测试表明该方法能够有效地利用已有串行数据流产生具备合适相位的同步采样时钟信号,电路设计已用于某设备,具有工作稳定,抗干扰能力强的特点。     

2.5 Gbps收发器中1∶2解复用电路的设计

在2.5 Gbps高速串行收发系统接收端中1到2解复用电路位对于降低内核工作速度,减轻设计压力,提高电路稳定性起着关键作用.本文描述了基于电流模式逻辑的解复用电路工作原理,按照全定制设计流程采用SMIC0.18um混合信号工艺完成了高速差分数据的1到2解复用,并采用SpectreVerilog进行了数模混合仿真,结果表明该电路在2.5 Gbps收发器电路中可以稳定可靠地工作.     

2.5Gbps收发器中1:2解复用电路的设计

在2.5 Gbps高速串行收发系统接收端中1到2解复用电路位对于降低内核工作速度,减轻设计压力,提高电路稳定性起着关键作用。本文描述了基于电流模式逻辑的解复用电路工作原理,按照全定制设计流程采用SMIC0.18um混合信号工艺完成了高速差分数据的1到2解复用,并采用SpectreVerilog进行了数模混合仿真,结果表明该电路在2.5 Gbps收发器电路中可以稳定可靠地工作。     

一种用于背板互连的10 Gbit/s接口电路

基于SMIC 40 nm CMOS工艺,提出了一种用于背板互连的10 Gbit/s I/O接口电路。该接口电路由前馈均衡器(FFE)、接收机前端放大器和判决反馈均衡器(DFE)组成。FFE对发射端信号进行预加重,DFE消除较大的残余码间干扰。重点分析了FFE和DFE在消除码间干扰时存在的问题。使用改进的FFE减少对发射端信号的衰减,保证信号到达接收端时具有较大幅度,实现接收机对信号的正确判决,降低系统的误码率。测试结果表明,系统数据率为10 Gbit/s,传输信道在Nyquist频率(即5 GHz)处的衰减为22.4 dB。在1.1 V电源电压下,判决器Slicer输入端信号眼图的眼高为198 mV,眼宽为83 ps。FFE的功耗为31 mW,接收机前端放大器的功耗为1.8 mW,DFE的功耗为5.4 mW。     

一种高速串行信号线性均衡电路

设计了一种高速串行信号连续时间线性均衡器。采用有源电感负载结构,结合高频与全频通路信号求和技术来实现高速串行信号均衡。电路具有面积小、功耗低、利于集成等优点。采用65 nm CMOS工艺进行设计,1.2 V电源供电,可对经过80 cm长的衰减信道、且传输速率为14 Gbit/s的信号进行补偿,实现6.24 dB@10.96 GHz的补偿。该均衡器将输出端信号眼图水平方向抖动减小至0.25UI,功耗数据率比低至0.399 mW·s/Gbit,设计版图面积为0.09 mm²。     

一种高速阵列型多路复接器设计

在光电传感器的传输接口电路中,为了实现高速实时传输,需要将大量的低速并行数据转换成一路高速串行数据。文中采用Charted 0.35μm CMOS工艺,设计了一款8×8×14bit转1路的复接器。通过分析三种复接结构的特点,确定了使用混合型并串转换电路来降低功耗和设计复杂度。低速单元采用并行结构和串行结构来降低时钟树的设计难度;高速部分采用树型结构来实现半速设计,降低功耗。具体电路包括锁存器、选择器、门控开关、分频器以及时钟缓冲器等等。芯片工作在3.3V电源电压下,最高工作速率可达1.25Gbps。     

一个用于高速SerDes的基于0.18um CMOS工艺的6.25Gb/s均衡器

本文介绍了一种基于0.18mm CMOS工艺,适用于高速背板传输的6.25Gb/s均衡器。该均衡器由1抽头前馈均衡器(FFE)和2抽头判决反馈均衡器(DFE)组成,能够消除前向码间干扰和后向码间干扰。FFE中的延迟线采用了有源电感峰化技术,不仅增加了带宽,也节省了面积。基于CML的加法器,触发器和选择器的使用则提高了DFE的速度。测试结果表明,对于经过衰减达22dB的30英寸信道的6.25Gb/s数据,该均衡器能够很好地进行均衡。1.8V的电源电压下的功耗为55.8mW,包括焊盘在内的整个芯片面积为0.3*0.5 mm₂。     

CMOS 5 Gb/s串行接收器

设计了一个使用0.13μm CMOS工艺制造的低电压低功耗串行接收器。它的核心电路工作电压为1V,工作频率范围从2.5 GHz到5 GHz。接收器包括两个1:20的解串器、一个输入信号预放大器以及时钟恢复电路。在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度。测试表明,接收器功耗45 mW。接收器输入信号眼图闭合0.5UI,信号差分峰-峰值150 mV条件下误码率小于10~(-12)。接收器还包含了时钟数据恢复电路,其中的相位插值器通过改进编码方式,使得输出信号的幅度能够保持恒定,并且相位具有良好的线性度。     

低电压低功耗CMOS 5Gb/s串行收发器

设计并实现了一种使用0.13μm CMOS 工艺制造的低电压低功耗串行收发器.它的核心电路工作电压为1V,工作频率范围为2.5~5GHz.发送器包括一个20:1的串行器和一个发送驱动器,其中发送驱动器采用了预加重技术来抵消传输信道对信号的衰减,降低信号的码间串扰.接收器包括一个输入信号预放大器,两个1:20的解串器以及时钟恢复电路.在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度.测试表明,收发器功耗为127mW/通道.发送器输出信号均方根抖动为4ps.接收器在输入信号眼图闭合0.5UI,信号差分峰-峰值150mV条件下误码率小于10-12.     

低电压低功耗CMOS 5Gb/s串行收发器

设计并实现了一种使用0.13μm CMOS 工艺制造的低电压低功耗串行收发器.它的核心电路工作电压为1V,工作频率范围为2.5~5GHz.发送器包括一个20:1的串行器和一个发送驱动器,其中发送驱动器采用了预加重技术来抵消传输信道对信号的衰减,降低信号的码间串扰.接收器包括一个输入信号预放大器,两个1:20的解串器以及时钟恢复电路.在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度.测试表明,收发器功耗为127mW/通道.发送器输出信号均方根抖动为4ps.接收器在输入信号眼图闭合0.5UI,信号差分峰-峰值150mV条件下误码率小于10-12.     

一种用于3.3Gbps低功耗高速互连的连续时间自适应模拟均衡器*

设计了适用于多种高速通信指标(USB2.0, PCI-E,Rapid IO)的CMOS模拟均器。通过合并低频和高频支路以降低两个支路的延迟效应,同时均衡滤波器具有比较大的输入阻抗,这有利于通过级联方式来进一步提高高频增益。本文所实现的电路结构在25dB的PCB线路衰减条件下,能够均衡频率范围从1Gbps到3.3Gbps的信号。偏置电路采用复制电路技术,有利于方便的调整主要工作模块的直流工作点。为了抑制前级输出共模对后级电路的影响,在信号的输入端引入了交流耦合。该芯片在0.18um 1P6M工艺下进行了流片验证,整体芯片面积为0.6 x 0.57 mm². 测试结果显示,该模拟均衡器能够在25dB FR4 PCB信道衰减下,对速率为3.3Gbps的信号实现自适应均衡,整体功耗大约为23.4mw.     

应用于10 Gbit/s光通信及背板传输的自适应均衡器设计

描述了一种既可用于背板传输也可用于光纤通信的高速串行收发器前端均衡器的设计。为适应光信号在传播中的色散效应,使用前馈均衡器(FFE)加判决反馈均衡器(DFE)的组合,取代了背板通信中常用的连续时间线性均衡器(CTLE)和DFE的组合。设计使用3 pre-tap、3 post-tap和1个main tap的抽头组合方式,兼顾pre-cursor和post-cursor的信号失真,有效补偿范围为15 dB。补偿系数采用完全自适应算法调整,对FFE采用模拟MSE算法调整,DFE引擎采用1/16速率数字sign-sign最小均方差(LMS)算法实现。芯片使用UMC 28 nm工艺流片,输入信号频率为10 Gbit/s。     

一种多级可调的改进型CTLE均衡电路

针对高速串行链路中信号频率补偿的过均衡及欠均衡问题，基于TSMC 0.11μm CMOS工艺设计了一种增益带宽可调的改进型均衡器电路。该均衡器采用以有源电感为负载的二级放大器结构，有效补偿高频损耗的同时，减小了面积和功耗，并与三级Boost电路进行级联，实现对不同衰减信道的补偿，提高数据的完整性以及后级采样的准确性，进一步改善了均衡效果。仿真实验结果表明，所设计的线性均衡器低频增益在6.26～24.2 dB范围内8级可调，1.5～2 GHz内高频增益在28.9～40.2 dB范围内32级可调，电路整体版图面积仅为463μm×230μm。     

一种用于背板传输的6.25 Gbps均衡和预加重电路设计

利用0.35μm SiGe BICMOS工艺,设计了一种接收均衡和发送预加重电路。均衡部分采用2级级联的连续时间线性均衡器,补偿由于传输通道损耗带入的信号高频分量衰减。预加重部分采用了一种新型的开关电容式,电流注入结构进行比特位预加重,对高频信号进行预补偿,以降低由于信道衰减造成的ISI。测试结果显示该电路速率范围可达DC~6.25Gbps,均衡器最大可补偿-14dB@3.125GHz的信号衰减,驱动器输出预加重比例为6dB。     

空间激光通信中高速伪随机序列及多路器

在开展综合信息系统演示试验前,为了实现激光通信系统的单独测试,需对模拟的各种载荷选择性输出及对误码率进行测试。研制了一种基于FPGA的嵌入式智能多路器及高速伪随机序列生成器,设计高速并串转换电路及时钟电路实现高速伪随机序列的传输,速度可达3 Gbps,用于误码率测试。其中高速的伪随机序列速率智能可调,速率范围为750 M到3 G。设计兼容多种电平的差分多路器,数据传输的类型通过多路器选择性输出,输出的电平为固定的LVPECL。如:视音频的串行数据流,伪随机序列,模拟数据源。     

高速信号、时钟及数据捕捉和恢复在数据转换电路中的应用

着重从高速串行通信中的信号、时钟及数据捕捉和恢复以及时钟／数据恢复电路中的基准振荡器．几个方面介绍了它们在数据转换电路中的应用。     

一种高速并串转换控制电路设计

串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据.设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环(PLL)实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号(LVDS)接口电路输出.该芯片通过0.18 μmCMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW.     

云计算下的信道均衡选择方法研究与改进

传统自适应信道均衡方法在对云计算下的信道信号传输过程进行均衡控制时,通过训练在接收端调整均衡器,易导致信道信号传播时因训练序列的插入出现传输滞后问题,使得通信中有效数据的传输率降低。因此,对云计算下的信道均衡选择方法进行研究与改进,设计的信道均衡器包括滤波器模块、调整模块和辨识模块。滤波器模块对均衡器输入信号进行补偿,获取理想输出信号的预测信号,确保辨识模块依据预测信号,对云计算下的信道信号均衡情况进行分析。辨识模块采用辨识指导算法运算出误差信号,并将误差信号反馈到调整模块中。调整模块按照反馈的两路误差信号,采用滤波器的抽头系数调整迭代公式,运算出滤波器抽头的调整方向和潜在调整系数,再将潜在调整系数反馈到滤波器模块中。分析了信道均衡器的运行原理,以及其采用改进辨识指导算法进行工作的过程。实验结果表明,所设计的信道均衡器的误码率性能和收敛性能高,可确保信道具有较高的均衡性能。