10G以太网系统中的并行CRC编解码器的设计

为了解决10G以太网接入系统中大规模并行CRC编码器的设计问题,提出了矩阵法、代入法、流水线法等三种设计方法。以此为基础,给出了10G以太网接入系统中CRC编码器的实现方案。具体计算表明,在10G以太网接入系统中采用直接并行的CRC编码器是可行的。直接并行设计的CRC编码器已经通过了EDA模拟,并成功地应用于10G以太网接入系统中。     

100G以太网中高位宽并行CRC的简化方法

在100G以太网媒体接入控制器(Media Access Control,MAC)的设计中,需要采用高位宽的并行数据来降低对时钟的要求。在使用并行循环冗余校验(Cyclical Redundancy Check,CRC)时会有一个问题,即需要计算CRC的数据域长度不一定是数据通道位宽的整数倍,导致最后一组数据无法使用数据通道的位宽对其进行CRC计算。为了解决这个问题,本文提出了在帧前填充0的处理方法。仿真和测试结果都验证了该方法的可行性。该处理方法也能应用到其他的通信系统中。     

基于FPGA的10G以太网并行CRC设计

为了解决10G以太网通信链路中大规模数据并行CRC校验的实时处理问题,提出了一种基于级联结构的并行CRC校验方法。通过传统CRC编码结构推导出任意延拓序列的CRC校验方法,设计了针对任意延拓序列的CRC校验模块。在校验算法实现中针对传统异或逻辑进行了并行电路改进,降低了电路处理时延。搭建了实验环境对所设计模块进行了验证,实验结果表明,该方法可以有效满足10G以太网接入系统CRC校验要求。     

10G以太网的UTOPIA接口设计与实现

介绍了10G以太网的技术特点、协议层结构及帧格式,并概述了UTOPIA接口.为了实现10G以太网的物理层和数据链路层之间的连接,采用UTOPIA leve14协议并介绍了实现10G以太网UTOPIA接口的设计方案与实现,给出了功能模块图.为降低芯片功耗,采用并行设计方案.     

10G以太网光接口的FPGA实现

1概述 随着人们对通信信息的充裕性、及时性和便捷性的要求越来越高,能够随时随地、方便而及时地获取所需信息,变得越来越重要。2002年,IEEE通过了10Gb／s速率的以太网标准——IEEE802．3ae。10G以太网作为传统以太网技术的一次较大的升级,在原有的千兆以太技术的基础上将传输速率提高了10倍,以满足人们对移动...     

10G以太网的UTOPIA接口设计与实现通讯与电视

介绍了10G以太网的技术特点、协议层结构及帧格式,并概述了UTOPIA接口。为了实现10G以太网的物理层和数据链路层之间的连接,采用UTOPIAlevel4协议并介绍了实现10G以太网UTOPIA接口的设计方案与实现,给出了功能模块图。为降低芯片功耗,采用并行设计方案。     

线外串扰与10G以太网的发展

近3年来，线外串扰已成为局域网布线领域的讨论热点，人们对这一话题在2大阵营中的观点截然不同。本文意在梳理争论双方论点，并帮读者得出如何处理线外串扰和10G以太网问题的方法。[第一段]     

10G以太网的成本对比

10GBase—T标准作为一项技术指南，是很多技术人员努力完成了很多细节工作的最终成果。为了在八根铜缆上实现每秒100亿位数据的传输而创建出一项协议，确实是一件值得庆贺和纪念的事情。     

EMBc测试提高10G以太网的可靠性

本文阐述了有效模式带宽(DMD)的测试，及采用DMD模板和有效模式带宽计算(EMBc)两种方式确认光纤是否符合10G以太网的要求，EMBc比DMD模板具备更多的优势，EMBc测试提高lOG以太网的可靠性。     

千兆以太网CRC的算法与VLSI设计与实现

介绍了CRC的数学原理及具体在以太网中的算法与VLSI实现方式。以CRC-8为例，介绍了串行结构实现及并行输入的推导，并给出了Verilog HDL编程及相关技术。串行移位结构的数据吞吐量无法满足千兆以太网IGbps的要求，设计了一种8bits的并行VLSI结构，用0．25μm CMOS单元库综合后得出数据吞吐量达到2Gbps，完全满足要求。     

基于SATA接口的并行CRC32算法研究

在CRC校验基本原理及传统串行运算的基础上,介绍了一种快速并行CRC32算法,该算法运算简单、易于硬件实现。与SATA协议结合,设计了基于SATA接口的CRC32数据校验处理模块,该模块处理速度快、输出延时小,能够达到SATA接口实时处理的要求。最后,通过Quartus II开发平台及VHDL硬件描述语言,对SATA协议中帧结构传出的数据进行了仿真,验证了此算法的正确性及优越性。     

基于CAN总线的改进CRC校验算法设计

CAN总线上的数据传输采用高效、可靠的差错检测方法——CRC校验算法。首先详细介绍了CRC校验算法的原理,并针对普通的CRC校验方法依然存在漏检事件的问题,设计了一种改进的CRC校验方法。经实验验证,该方法可以提高校验的检漏率,适用于可靠性要求较高的工业控制系统中。     

基于FPGA的CRC并行算法研究与实现

循环冗余校验(CRC)算法广泛应用于通信领域以提高数据传输的可靠性.针对通信过程中常用的CRC校验,介绍了CRC的编码和解码原理,分析了CRC的经典算法的实现过程,并在此基础上提出了基于FPGA的CRC并行处理算法.采用VHDL语言对算法完成建模与实现,并以Altera公司开发的EDA工具QuartusII8.0作为编译、仿真平台进行了仿真验证.电路的综合结果表明,该方法具有更少的资源占用量和更高的工作效率.     

相接行凸约束网络的快速识别算法

约束网络为计算机科学中的许多问题提供了一种有效的表示方法.一般而言,约束满足问题是NP完全的.然而,许多实际问题通常对约束的结构或形式施加了特殊的限制,从而能够高效地加以解决.迄今,为了识别易处理约束类,人们对特殊的约束或约束网络方面进行了许多研究.相接行凸(connected row-convex,简称CRC)约束网络是Deville等人提出的一类易处理问题.为了给该类问题寻求有效的快速识别算法,在CRC约束网络相关工作基础上,提出了CRC约束矩阵的标准型.在分析CRC约束矩阵的标准型性质的基础上,利用行凸(row-convex,简称RC)约束网络的判定,结合PQ树(由P节点和Q节点构成的树)的性质和矩阵的索引表示法,给出了CRC约束网络的快速识别算法.该算法的时间复杂度为O(n³d²),其中,n为约束网络涉及的变量数,d为各变量的定义域中最大定义域的大小.该时间复杂度达到该类问题的最佳时间复杂度,从而为实际的CRC约束满足问题的求解提供了可行的方法.     

基于CRC码的脆弱数字水印算法

提出了一个用于珍贵作品完整性认证的脆弱数字水印算法。其特点是在认证时不需要原始水印,理论和实验结果证实所提算法具有很强的认证能力。     

C51实现单片机CRC快速算法

本文介绍了CRC的基本原理和计算手法，给出了利用C5l实现单片机CRC的快速算法。     

CRC校验码并行计算的FPGA实现

用软件实现CRC校验码计算很难满足高速数据通信的要求,基于硬件的实现方法中,有串行经典算法LFSR电路以及由软件算法推导出来的其它各种并行计算方法。以经典的LFSR电路为基础,研究了按字节并行计算CRC校验码的原理,并以常见的CRC-16和CRC-CCITT为例,用VHDL语言进行了可综合设计。结果表明这种实现方法在速度和占用资源方面优于常见的设计,适合在FPGA中实现CRC校验码的计算。     

基于FPGA的CRC算法的实现

CRC校验是一种数据通信中广泛应用的检错方法。在多种通信协议的帧结构中有一个16位或32位的FCS,就是利用CRC编码保证数据帧的无误传输。本文阐述了CRC算法的基本原理,并基于实际系统需要,在FPGA中实现了CRC算法。     

基于FPGA的CRC编解码算法研究

为抵抗复杂传输环境对通信数据造成的影响,对循环冗余校验码CRC这一通信系统中常用的差错控制技术展开研究,设计一套算法在软硬件层面深入挖掘CRC的潜力。在简介循环冗余校验基本原理的基础上,以国际标准CRC-16为研究对象,分析编码和解码过程,在Quartus II上开发平台,运用Verilog硬件描述语言实现CRC的编码与解码。采用Modelsim软件进行仿真验证,结果表明所设计算法的正确性。算法基于可编程硬件技术实现CRC编码与解码,具有运行速度快、容易迁移的优点。