基于边界扫描的FPGA等权值抗误判测试算法

在FPGA(fieldprogrammablegatearray)的故障诊断中,故障征兆误判和混淆现象是影响故障诊断精度的主要问题.针对测试过程中的征兆误判的特征,给出抗误判定理,并在此基础上提出了一种边界扫描测试向量优化生成方法———等权值抗误判算法.该算法具备抗征兆误判的故障诊断能力,实现了测试向量集的紧凑性与故障分辨率之间合理的折衷,是一种实用的测试向量生成算法.实验表明该算法能消除征兆误判现象,并且在一定程度上能减少征兆混淆现象,经过编程仿真模拟,生成的测试向量集具备最优紧凑性指标.     

基于边界扫描技术的抗混淆自适应测试算法

针对现有边界扫描测试快速测试算法存在征兆混淆现象的问题,在深入分析多种测试算法的基础上,提出一种抗混淆的自适应测试算法.首先,通过分析走步算法的特点,给出一种走步算法的改进方案.该方案在保证算法完备性指标不变的情况下,提高了算法的紧凑性指标.在此基础上,结合改良计数序列算法,生成抗混淆自适应测试算法.该算法解决了改良计数序列算法存在的征兆混淆问题,极大提高了算法的完备性指标,且紧凑性指标较好.     

扫描与边界扫描电路延迟故障的测试

本文提出了一种用于扫描通路边界扫描易测试设计电路中销存器的排序算法，通过减小锁存器的相关性来提高通路延迟故障的被测度。     

基于TCL语言和边界扫描技术的存储器测试脚本设计

为了提高存储器的边界扫描测试软件的通用性,提出一种基于TCL语言及边界扫描技术的存储器测试脚本设计方案。结合存储器测试理论及边界扫描逻辑簇测试技术,研究基于TCL脚本语言的存储器测试脚本设计方法,用以在进行存储器簇测试时描述存储器自身的读写特性及与其外部边界扫描测试单元的连接关系等,并给出HY6264SRAM静态存储器功能测试的例子。通过测试验证,使用TCL脚本语言与高级语言联合编程能够提高边界扫描测试软件的工作效率。     

边界扫描结构下的BIST内核及FPGA实现

从国内厂家一个实际的内核电路出发,对其进行BIST插入及边界扫描测试的研究;在VHDL描述的基础上,用FPGA实现设计思想,并通过了边界扫描主控机的实际测试运行,其过程验证了将边界扫描和BIST技术应用于MCM或PCB板功能测试的可行性.     

诊断电路板故障的边界扫描改进自适应算法

在以计算机为平台,通过并行下载电缆实现接口互连的边界扫描测试系统基础上,依靠软件控制测试图形输出并采集测试响应图形.采用的改进自适应算法能够对电路板上I/O引脚出现的固定和互连故障实现快速诊断,具有完备性和较小的紧凑性测试指标,特别易于软件编程.     

基于三值神经网络的组合电路测试生成算法

针对集成电路的规模和复杂度不断增加而相应的测试却越来越困难问题,提出了一种基于三值神经网络的组合电路测试生成算法．该算法不需要传播,也不需要回退,而是利用三值神经网络把组合电路表示成双向的神经网络,并构造网络的能量函数,用遗传算法求解能量函数的最小值点来求得测试矢量,这样就把组合电路的测试生成问题转化为数学问题．在一些基准电路上的实验结果表明,本算法具有较高的故障覆盖率和较短的测试时间．     

成对测试中的一种用例生成算法

在对嵌入式软件进行黑盒测试研究的基础上,提出了一种基于成对测试设计思想的测试用例生成算法。该方法充分考虑到待测软件所有外部接口参数的可能取值和各种可能取值的组合。实验结果证明,该算法在不影响测试精度的情况下能有效提高测试用例的选择效果。     

基于神经网络的组合电路测试生成算法

介绍了一种基于神经网络的组合电路测试生成算法。该算法不同于传统的方法是它既不需要回退也不需要故障传播的过程。利用Hopfield神经网络模型将组合电路表示成双向的神经网络，通过故障注入，建立被测电路的约束网络，并构造网络的能量函数，将组合电路的测试矢量对应于神经网络能量函数的最小值点，从而运用遗传算法求解能量函数的最小值点来求得测试矢量。在一些基准电路上的实验结果表明本算法具有较高的故障覆盖率和较短的测试时间。     

双电压动态可重构FPGA任务模型及调度算法

通过对单电压动态可重构可编程逻辑门阵列（FPGA）实时任务模型的学习研究,建立基于双电压动态可重构FPGA的非可抢占任务模型.该模型很好地描述了双电压动态可重构FPGA任务的特征,在单电压任务模型的基础上增加了双电压任务模型特有的属性.并基于降序首次自适应算法提出一种新的硬件任务调度算法,该算法在保证任务集限制时间内完成所有任务的同时,利用动态电压调节的方法大幅度减少了任务集完成所需要的能量.在Sun Saloris 工作站下对任务调度模型及其算法进行仿真和评估,实验数据表明,这种基于双电压的任务模型的调度算法,能够有效降低FPGA任务执行的能耗,对于大规模的任务,能耗最高可节省24.1%.     

主动队列管理算法的现场可编程门阵列硬件实现方案

提出了主动队列管理(AQM)算法的现场可编程门阵列(FPGA)硬件实现方案,以提高算法的执行速度和实时性,降低路由器的资源占用。编写了串口通信程序来实现FPGA与软路由器(IPCop)的数据传输,并将该实现方案应用于随机早期检验(RED)算法。实验结果表明,在硬件层面上实现了FPGA与路由器的通用通信接口以及RED算法快速、有效的拥塞控制功能,为FPGA实现其他AQM算法提供了一种有效可行的方案。     

基于FPGA的DDA插补算法设计与实现

以Altera公司的Cyclone系列产品为硬件平台,用Verilog硬件描述语言(HDL)完成算法设计描述,由QuartusⅡ软件进行编译、综合和下载,实现了DDA插补算法,并给出了程序设计的流程图及仿真测试的结果.在FPGA芯片上运行的DDA插补算法具有速度快且抗干扰能力强的硬件实现优点.用Verilog HDL语言实现的基于IP核DDA插补算法具有很好的可移植性,大大提高了设计效率.     

一种数据加密标准算法的FPGA实现

该文介绍了数据加密标准算法,讨论了该算法的一种IP核设计及其FPGA实现。为了节省硬件的面积资源,重复操作一个轮函数,以时间换空间,从而得到硬件资源占用的最小化;采用ROM实现了数据加密标准算法中关键的S盒变换功能,减少了程序对编译器的依赖性。该设计代码效率高,占用系统资源少,已经在现场可编程门阵列器件上得到了实现。     

基于FPGA的自适应均衡器设计与实现

在对LMS算法进行MATLAB仿真的基础上，采用硬件描述语言VHDL和FPGA完成LMS自适应算法的硬件实现。自适应均衡器的设计采用自上向下的设计思想、串并行相结合的流水线操作方法、定点运算方法，在QuartusⅡ4．1平台和StratixⅡ系列芯片上进行了综合和仿真。结果表明，该设计结果符合要求，能实现自适应过程。     

基于FPGA的改进DES加密算法的实现

本文针对基于FPGA硬件设计方法的特点,对DES(data encryption standard)加密算法进行了深入分析,提出了一种基于现场可编程阵列(FPGA)的DES改进算法.该算法采用3级流水线生成子密钥,提高了子密钥的生成速度;采用状态机方法控制子密钥的产生时间,避免出现时钟延时;而且S盒随时间的变化可动态刷新,从而实现牢不可破的"一次一密"的密码体制.最后给出了由VHDL描述语言实现的硬件算法,并在Xilinx Virtex-II Pro平台上进行了仿真实验,结果表明了硬件实现算法的正确性,而且系统硬件资源消耗有所降低,系统的处理速度得到较大提高.因此基于FPGA实现的DES加密算法适用于实时性较强的场合.     

基于FPGA的IRIG-B码解码器设计

针对FPGA的结构与性能特点,深入分析了以往使用单片机或复杂的可编程逻辑器件(complicated programmable logic device,CPLD)实现IRIG-B码(DC码)解码的优缺点;提出了一种基于现场可编程门阵列(field programmablegate array,FPGA)来实现对B码(DC码)的解码及周期信号输出的新方法;该方法基于一片FPGA芯片,与以往的各种方法相比,具有灵活性、开放性、简单实用、体积小、功耗低的优点,同时提高了同步精度,具有较强的抗干扰性。     

基于FPGA的数字通信误码测试系统设计

提出了一种基于FPGA的数字通信误码测试系统设计方法,重点讨论了实现误码测试的伪随机序列产生,自校验误码插入,位同步原理及实现方法,在EP1K30TC144-3FPGA上实现了测试系统的核心模块。