一种用单端口SRAM构成的FIFO的ASIC设计

提出了一种基于单端口SRAM的FIFO电路。此模块电路应用于视频图像处理芯片中,完成同步经过处理后产生相位差的亮度Y信号和色度U,V信号的功能。电路的逻辑控制部分用Verilog硬件描述语言作RTL描述设计,存储器电路用Memory Compiler编译生成的SRAM。利用NC—Sim作了仿真测试,实现了视频信号同步功能,在不增大存储器总容量的情况下完成了和用双端口SRAM构成的FIFO电路相同的功能。应用本电路的芯片已顺利完成了流片。     

平台式FPGA中可重构存储器模块的设计

可重构静态存储器(SRAM)模块是场可编程门阵列(FPGA)的重要组成部分,它必须尽量满足用户不同的需要,所以要有良好的可重构性能.本文设计了一款深亚微米工艺下的16-kb的高速,低功耗双端口可重构SRAM.它可以重构成16Kx1,8Kx2,4Kx4,2Kx8,1Kx16和512x32六种不同的工作模式.基于不同的配置选择,此SRAM可以配置为双端口SRAM,单端口SRAM,ROM,FIFO,大的查找表或移位寄存器,本文完整介绍了该SRAM的设计方法,重点介绍了一种新颖的存储单元电路结构:三端口存储单元,以及用于实现可重构功能的电路的设计方法.     

增强型并行端口EPP与FIFO存储器IDT7201的接口电路及编程

针对并行端口设备开发的趋势及特点,提出了增强型并行端OEPP扩展的方案。在介绍了先进先出（FIFO）存储器IDT7201的基本原理之后,设计TIDT7201与EPP的接口电路,详细阐述了Windows3．x／95／98环境下通过EPP对FIFO存储器的编程步骤和方法。采用本文的设计解决了系统和并行喘口设备间进行数据传输时相互协调及同步的难题,实现了并行端口的高速双向数据传输。     

用双FIFO实现数据的高速并行读写

用两个FIFO(先进先出双端口存储器)组成乒乓缓冲队列作数据流管道,以实现数据的高速并行读写。数据的传输均采用DMA控制,接口为中小规模组合电路。在关系数据库机的研究中成功地应用了这种管道技术。     

高级在轨系统(AOS)帧同步信号发送器的设计与实现

描述了一种基于PCI总线的高级在轨系统（AOS）帧同步发送器的设计与实现，用PCI目标设备接口芯片AMCCS5920实现PCI总线接口控制．同时应用了IDT先入先出（FIFO）存储器。实现了S5920和FIFO的对接。完成信号的高速传输。     

256×9位FIFO存储器的设计与研制

设计了256×9位FIFO存贮器，该电路数据的输入、输出端口，读、写控制端口是分开的，其存储单元采用双通道RAM结构，具有同步／异步数据传输功能，在读写过程中能自动给出存储体内数据的空满标志，并同时控制数据的读写操作，用读控制信号作为三态输出的使能端。设计中利用CAD工具分别进行了逻辑、电路仿真和版图验证，设计的读写速度为10MHz，采用标准3μm硅栅CMOS工艺实现。     

嵌入式P端口SRAM的端口间故障测试

为了有效地测试嵌入式P端口静态随机存取存储器(SRAM)端口间的故障,提高电子系统的安全性,提出一种基于结构故障模型的故障测试算法.首先对March C-算法扩展得到w-r算法,即让一个端口执行March C-算法的同时另一个端口于偏移量为±2的地址并行执行伪读操作,并考虑存储器的规则结构给出了其简化算法;然后提出w-w算法,通过2个端口向存储器单元并行写(不同的地址),可有效地激发2个写端口之间的各种故障,使之适用于不同物理布局的存储器,在保证时间复杂度合理的前提下提高了端口间的故障覆盖率.将故障注入64×8位的双端口SRAM中进行仿真实验,得出了故障检测表,验证了其时间复杂度低,表明文中算法具有100%的端口间故障覆盖率.     

针对嵌入式Cache的内建自测试算法

通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器(SRAM)和内容可寻址存储器(CAM)的功能故障模型,提出了有效地针对嵌入式应用的DS-MarchC E和DC—March CE测试算法,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间长导致测试效率低的问题．利用March CE算法并结合Cache系统的电路结构特点,设计并实现了一套集中管理的内建自测试测试方案．此方案可以并行测试Cache系统中不同容量、不同端口类型的存储器,并且能够测试地址变换表(TLB)的特殊结构,测试部分面积不到整个Cache系统的2％．     

基于USB的LED灯光控制器的设计与实现

提出了一种在LED灯光控制领域实现同步和回放控制方式的解决方案,并在实际的LED灯光显示屏中得以实现.对其系统原理、软硬件结构进行了论述,重点分析了LPC2148 USB模块编程要点、块存储设备SD卡在同步和回放方式下的作用以及由CPLD和SRAM构建码流缓冲的大容量FIFO存储器的软件实现方法.测试结果表明,该控制器播放灯光景致流畅、易于操作,实现了一种新的LED灯光控制方式.     

基于三值文字运算的碳纳米场效应晶体管SRAM设计

通过对文字运算电路和三值存储器原理的分析,结合碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)的特性,提出一种基于三值文字电路的碳纳米场效应晶体管SRAM设计方案。该方案首先利用三值文字运算真值表和开关信号理论设计文字运算电路;然后采用文字0、文字1和文字2非运算电路实现三值SRAM的功能,利用传输门控制反馈回路降低三值写操作的动态功耗;最后实验验证,所设计的电路逻辑功能正确且与传统交叉耦合SRAM相比写速度提高49.2%。