宽带CDMA系统Viterbi译码器FPGA实现研究

在宽带CDMA(Code Division Multiple Access码分多址)系统中，卷积码约束长度(K=9)较大，译码时延要求较高，如何实现时延短、译码复杂度低、译码存储量少的Viterbi译码器成为新的课题．本文提出了适合FPGA(Field Programmable GateArray现场可编程门阵列)实现的Viterbi路径度量存储器的存储分裂、最优状态的截短回溯、路径信息循环存储等新颖技术，使Viterbi算法既达到了CDMA系统的性能要求，又具有译码时延短、译码存储量少的优点．最后给出了用FPGA实现的Viterbi译码器的实测性能．     

二维图像边界识别多速率算法的有效实现

提出了一种用于有效实现边界识别的多速率算法并给出了相应的设计范例．多速率(抽样与／或内插)信号处理算法能在很大程度上减少运算量，节省存储空间．从用时变系数代替传统的多相位分解方法的角度来说，该算法得出了非多速率与多速率数学表达式之间的以z-传递函数表示的相互映射关系．这种影射所具有的特质能方便地对多速率边界识别滤波器进行有效分析和合成．用高速硬件描述语言(VHDL)仿真的结果验证了该算法对实时实地可编程门阵列(FPGA)的有效性．     

基于LDPC/Turbo双模译码器的自适应迭代译码算法研究

针对现有WIMAX标准中LDPC/Turbo双模译码器设计在精确计算时未充分考虑迭代次数的问题,提出了一种适用于LDPC和Turbo码的自适应迭代译码算法,可灵活应用于由FPGA技术实现的双模译码器.该算法通过跟踪中间消息计算错误概率,根据多条件判定精确计算迭代次数,从而实现译码算法与错误概率变化特征的自适应性;通过改进的预判决机制减少平均迭代次数.利用Matlab搭建WIMAX系统测试链路,对TDMP多种算法的误码性能与迭代次数的关系进行测试,实现了12个SISO处理单元并行的LDPC/Turbo双模译码器.结果表明,所设计的译码器减少了算法中冗余的迭代过程,并且完全满足该标准下最大码长的要求.     

高频地波雷达可编程同步控制器的FPGA实现

采用FPGA器件对高频地波雷达中的可编程同步控制器进行了设计，在FPGA器件中使用可实时进行雷达波形参数读写的内部存储器，通过对存储的雷达波形参数进行处理后得到了所需的雷达波形，从而实现了同步控制器的可编程性。     

CCSDS多光谱图像无损压缩算法的FPGA实现

本文基于CCSDS 123.0-B-1多光谱图像无损压缩算法,采用Stratix II系列的现场可编程门阵列(FPGA)芯片,按算法的功能模块分别在FPGA上进行RTL级的设计,实现了多光谱图像无损压缩算法.经过测试,数据吞吐率达到66 MSample/s,比NASA JPL实验室实现的33MSample/s速度提升一倍.对压缩后的码流数据进行解压,解压后的数据和原图完全相同,证明了设计的正确性和合理性.     

基于FPGA 的WIMAX LDPC码编译码器的设计

提出了一种适合于WIMAX标准的所有码长和码率LDPC码的编码器结构,充分利用了校验矩阵的特点降低硬件实现复杂度.设计了一种基于TDMP-NMS算法的码长码率均可配置的支持连续译码的LDPC码译码器,支持该标准中所有码长和码率LDPC码的译码,通过仿真得出了在保证译码器误码率性能前提下的最优量化比特位宽和各码率的最优归一化因子.采用一种新的适合于TDMP算法的动态迭代停止准则,结果表明,所采用的方案有效降低了译码器的资源消耗,提高了吞吐率.     

JPEG2000熵编码模块的FPGA实现

依据JPEG2000标准中熵编码模块的基本内容，设计并实现了一种“适合VLSI实现”的嵌入式位平面编码硬件结构．通过对算术编码的硬件结构进行相应修改，加入前导零探测模块，达到了一个时钟周期编码一个符号的吞吐率．用Verilog语言在RTL级对熵编码模块进行描述，采用ALTEAR公司的现场可编程门阵列(FPGA)进行仿真验证与综合，结果表明所实现的熵编码模块能够以较小的资源耗费换取编解码时间的有效节约．     

基于Turbo码的图像数字水印技术

在详细分析数字水印系统等效信道的基础上，提出了一种基于Turbo码的图像数字水印算法．该算法利用Turbo码的纠错性能和人眼视觉特性，以实现静止图像中数字水印的嵌入和提取；在水印嵌入之前，对水印序列进行Turbo码编码，然后利用人眼视觉特性进行水印嵌入，并采用了Turbo迭代译码算法进行水印提取，最后进行了数值仿真和算法比较．实验结果表明，该算法降低了水印在传输过程中的误码率，提高了水印的抗攻击能力，同时较好地解决了水印的鲁棒性和不可见性之间的矛盾．     

Turbo码MAP译码的重编码方法

为了提高Turbo码MAP译码性能,提出了一种全新的重编码方法.该方法在编码器端采用删余矩阵,在译码器前端加入一个重编码单元,该重编码单元由解调判决器、重编码器、码元比较器、BPSK调制器和复用器组成.仿真结果表明：该方法可有效减少译码迭代次数,缩短译码延迟,从而在信噪比E_b/N₀=1.0 dB时,使误比特率（BER）降到原来3.37×10^-3的1/2左右.通过分析比较3种通用的MAP译码算法和重编码单元的计算复杂度,验证了重编码方法的优越性.仿真和理论分析结果表明,重编码方法可以显著提高MAP译码性能,有较高的潜在应用价值.     

多通道多频高频地波雷达DDS数字信号源的设计

采用直接数字频率合成技术(DDS)产生多频高频地波雷达信号波形,使用现场可编程门阵列(field programmable gate array,FPGA)设计多通道多频高频地波雷达DDS数字信号源,提出了运用FPGA芯片实现该信号源的一种方案.该方案的系统组成包括PC机软件、LXI接口电路、控制模块、多通道DDS系统和加法器.该信号源输出为四通道单频信号及四通道信号加权叠加合成的多频信号.系统输出频率为3～30 MHz,输出信号无杂散动态范围(SFDR)优于62 dB,输出信号相位噪声优于132 dB/Hz,实验结果可满足多频高频地波雷达发射和接收系统的要求.     

新颖的CMOS四值译码器与编码器

利用多级离子注入技术,一种新型的 C M O S 四值译码器与编码器被设计.它们有一 个低功耗与低输出阻抗的简单结构,可以用作超大规模集成电路设计中的接口电路,以减 少基片的外部引线数     

连接复杂度对非对称FPGA功耗的影响

FPGA因为开发周期短、使用灵活、价格低廉等优点,在嵌入式系统中被广泛应用.随着开发需求的扩大,嵌入有DSP、MCU等宏模块的非对称FPGA应运而生.本文根据非对称FPGA的结构,研究连接复杂度Fc参数对功耗的影响.在不同Fc参数的非对称FPGA结构下对MCNC电路仿真,实验结果表明输入Fc参数在80%,输出Fc参数在70%时,其功耗最低.与Fc参数100%相比,输入Fc参数在80%时,平均功耗减少25.76%,最高功耗减少29.08%;输出Fc参数在70%时,平均功耗减少27.07%,最高功耗减少43.83%.这对低功耗非对称FPGA架构设计有一定的意义.     

基于FPGA的超高分辨率摄像系统设计

设计了一种基于FPGA的超高分辨率SXGA（1280×1024@60Hz）的VGA摄像系统,利用FPGA来控制SDRAM中数据的读写,实现对图像传感器输出的低帧率图像信号插帧到符合VESA标准规定的显示帧率．并且利用FPGA编程的灵活性特点来设计摄像系统,加快了数据处理的速度,节约了硬件上的成本．     

基于全相位频谱分析的基因识别算法研究

为对未知基因序列的编码区进行预测, 利用基因编码区存在的频谱3-周期性质, 在传统的固定窗口长度滑动窗算法的基础上, 提出了一种改进型的基因识别算法. 新算法将全相位谱分析技术与多采样率数字信号处理技术相结合, 有效地降低了传统滑动窗算法中存在的截断效应, 减少了计算量并且可实现流水线操作. 最后通过计算机仿真将该算法所得结果与其他识别算法所得结果相比较, 结果表明该算法在核苷酸水平上有较高的预测准确性.     

多功能计数锁存译码驱动显示电路

本文提出了一种新颖的多功能计数锁存译码驱动显示电路的设计,分析了该电路的逻辑原理、功能、特点及应用。     

CMOS三值译码器

本文探讨了在常规CMOS集成电路基础上设计三值逻辑电路的方法。从三值倒相器入手,结合常规CMOS门电路,给出了CMOS三值译码器的设计方案及应用电路。     

CMOS三值逻辑系统探讨

本文探讨了一种新的CMOS三值逻辑系统,建立了一套完备的CMOS三值逻辑基本单元电路。给出了CMOS三进制乘法器及9进制7段字形译码器的设计方案。并分析、讨论了该系统的特点。