一种低功耗的动态可重构Cache设计

在嵌入式微处理器设计中,cache提高了性能的同时也成了主要的功耗来源.提出一种非统一的动态可重构的低功耗cache结构,和一种动态重构算法DAS(Dynamic Associativity Selection),通过动态重构cache来降低功耗.基于MiBench的仿真结果表明,可重构的cache结构比普通的cache结构的性能更优且能耗更低,指令和数据cache命中率分别平均提高了2.1%和1.4%,内存系统平均能耗降低了8.1%.     

低功耗的可重构数据Cache设计

在嵌入式处理器中,Cache功耗所占的比重越来越大.提出了一种可重构的低功耗数据Cache,能够利用程序运行过程中的空间和时间局部性以及高频数据值局部性来节省功耗.Mibench和Mediabench的仿真结果表明,对于多媒体应用为主的测试程序,采用基于高频值的可重构低功耗数据Cache与普通Cache相比,平均能量消耗降低34.45%,平均能量延迟乘积降低27.50%.     

可重构处理器中Mini-Cache的设计

合理利用Mini-Cache可以提高系统性能并降低功耗。在IntelXScale和StrongARM处理器中都采用了Mini-Cache技术。很多关于通过编译器及其它方法更好地使用Mini-Cache的研究正在进行。但目前对可重构处理器中利用FPGA片内资源设计Mini-Cache的研究为数不多。本文主要介绍了利用分布在FPGA可配置逻辑块中的DistributedRAM设计Mini-Cache的方法,该方法对于其它类型的RAM资源也同样适用。     

一种动态可重构IP系统设计研究

针对通用逻辑开发和可继承性设计提出一种动态可重构IP系统的设计方案,它主要依靠下载bits流文件改变FPGA的配置存储器来实现重构,其配置时间只与预设的IP模块大小有关,与IP的结构无关而且可以利用相关的辅助设计工具.本文介绍了该系统设计实现的流程及关键技术,并以具体实验给以验证.     

一种多核动态可重配置处理器设计

动态可重配置技术因其所具有的高性能，低功耗和高度灵活性等特点，已经成为研究的热点。本文从动态可重配置处理器技术的基本概念，产生背景，实现方案分类等方面进行了介绍。提出了一种多核动态可重配置处理器设计方案。并简述了该技术目前存在的问题，展望了未来的研究方向。     

可重构的嵌入式虚拟仪器设计方法

为了使运行期的器件实现快速逻辑重建,设计一种嵌入式虚拟仪器（EVI）动态可重构方法。该方法以动态可重构IP作为基本模块,运行期间对组成系统的IP进行动态替换以实现硬件重构,通过EVI中间件和配置信息库实现软件重构。测试结果表明,该方法能降低开发成本,缩短开发周期,实现不同场合的测试要求。     

一种基于异构处理器的可动态布署设计与实现

针对卫星支持的多种生活服务需求实时切换、资源灵活智能调用需求,基于无线广域信号服务异构处理器,设计了一种即时高效、动态切换部署处理器功能的方案。通过对大资源FPGA及多片8核DSP多种功能定制结合动态部署设计,实现实时动态可重构处理器系统功能,将5种FPGA应用结合2种DSP应用程序动态组合,配合各功能任务架构需求重建控制、数据链路,完成多任务智能切换。     

动态可重构技术在嵌入式计算机中的应用

动态可重构技术能够优化配置硬件性能,使其充分发挥相关功能,实现硬件资源高效利用,提高嵌入式计算机的运作水平,以满足大众多样性的任务需求。动态可重构技术的应用仍处于摸索性前进阶段,有较大的发展潜力,加强此方面的研究意义重大。笔者主要探讨了动态可重构技术在嵌入式计算机中的应用,分析嵌入式计算机中应用到的不同类型动态可重构技术,希望对嵌入式计算机技术改革与行业现代化发展起到积极的推动作用。     

动态可重构技术在嵌入式计算机中的应用

在降低嵌入式计算机功耗、体积方面,动态可重构技术具有积极的作用。在计算机硬件设备的运行过程中,动态可重构技术可根据计算任务的不同实现不同的功能,使系统软硬件资源得到充分利用。该文对动态可重构技术进行分析,并探讨动态可重构技术在嵌入式计算机中的应用,为嵌入式计算机的发展提供参考。     

面向多核处理器的可配置缓存一致性协议设计与实现

多核处理器需要维护缓存的一致性问题.基于目录的一致性协议具有较好的扩展性、较低的延迟,应用较多.分布式目录访问带宽高、目录查询速度快、物理实现灵活.分布式目录一致性协议设计复杂度高,验证困难,为了降低自主CPU研发和产业化的风险,提出了一种面向多核处理器的可配置分布式目录控制单元(configurable distribute directory unit, CDDU),通过微操作机制,实现动态配置缓存一致性协议.该设计增加了多核系统缓存一致性协议的灵活性与容错性,可以实现协议状态转换和协议流程的配置,能够解决由于一致性协议设计缺陷导致的功能故障,可以防止一致性协议设计不足引起的死锁.测试结果表明：设计方案展现了良好的可配置性、可扩展性,避免了死锁产生,代价是少量的性能损耗以及面积开销.主要思想在自主飞腾64核处理器中进行了实现,为确保处理器的协议正确性发挥了重要作用,同时在该芯片的多路扩展实现过程中提高了协议的鲁棒性,消除了潜在的死锁.     

嵌入式处理器的Cache结构研究

针对嵌入式处理嚣结构的特点，探讨虚拟Cache的结构、性能及实施方法等进行，讨论了Cache的锁定来改进Cache的循环淘汰置换算法的可行性，并对基于ARM架构的嵌入式处理器的Cache结构特点作了介绍。     

低功耗动态可配置Cache设计

在现代的微处理器设计中,Cache(高速缓冲存储器)在决定整个微处理器的性能方面起着关键性的作用。同时,作为微处理器的关键部件,它消耗的功耗是微处理器的主要功耗之一。尤其是在嵌入式领域,研究表明Cache所消耗的能量可以占到整个微处理器的50%。因此,降低Cache的功耗可以有效地降低处理器的整体功耗。以"龙腾R2"微处理器为研究对象,以低功耗为出发点,介绍了一种动态可配置Cache的设计方法。实验表明,该低功耗可配置Cache有效的地降低了微处理器的整体功耗,且提高了性能。     

嵌入式应用环境下的Cache性能分析

为了提高性能，通用处理器中所广泛采用的cache技术被引入到了嵌入式处理器中。该文采用基于仿真的方法分析了嵌入式应用环境下几个主要的cache结构参数对cache性能的影响。在分析过程中，还考虑了不同主存实现方式带来的影响。     

一种可配置的Cache/SRAM存储器的设计

不同的应用对存储器结构有不同的需求:在运行控制任务时,需要Cache匹配速度差异;在处理数据流时,需要片内存储器提高访问带宽.本文设计了一种基于SRAM的可配置Cache/SRAM存储器,通过数据存储器独立寻址,控制和数据通路充分共享,实现了一个四路组相连、容量为16KB的Cache和容量为16KB的SRAM.综合结果表明,该设计与普通Cache相比,延时仅增加0.035%,门数增加1.06%.     

嵌入式处理器中降低Cache缺失代价设计方法研究

以龙芯1号处理器为研究对象，探讨了嵌入式处理器中降低Cache缺失代价的设计方法．通过分析处理器的结构特征，本文实现了在关键字优先基础上一次缺失下命中的非阻塞数据Cache，可以将处理器平均性能提高3．9％,同时利用局部性原理，在关键字优先非阻塞数据Cache的基础上，本文提出了一种类非阻塞的指令Cache设计方法，可以降低指令Cache的缺失代价，以较小的实现代价进一步将处理器平均性能提高7．7％．通过本文的工作，可以同时降低指令Cache和数据Cache的缺失代价，处理器的平均性能提高了11．6％．     

Performance Advantage of Reconfigurable Cache Design on Multicore Processor Systems

With the trends of microprocessor design towards multicore, cache performance becomes more important because an off-chip access would be increasingly expensive due to the competition across the processor cores. A question arises: How to design the cache architecture to prevent a performance bottleneck caused by data accesses? This work studies a reconfigurable cache architecture that can be dynamically configured for meeting the individual demand of running applications. Using a self-developed cache simulator, we first examined how different cache organization and configuration influence the parallel execution of OpenMP applications. The experimental results show that applications benefit from a flexible cache with reconfigurability. This motivated us to go a step further and develop a hardware prototype of this novel architecture.     

Trace Cache及Trace处理器技术

Trace Cache和Trace处理器着力解决取指令的带宽,是一种颇具潜力的技术。本文在介绍Trace Cache技术的基础上,结合ILP研究的现状,提出了未来Trace相关技术的研究方向。     

一种可用于嵌入式Java处理器的寄存器队列

提出了一种可用于Java处理器的改进型寄存器队列（FIFO）的设计和控制方法。通过在传统的指针移动型FIFO的基础上，改变读写指针的操作宽度，增加读出端口，增加旁路没计等方法，使得改进型寄存器队列可以适应Java语言字节指令的变长特性。该设计在一种针对嵌入式系统的Java虚拟机的硬件实现中得到应用，提高了Java处理的取指效率，片对随后的指令折叠提供了方便。     

CMFSim:高可配可扩展的缓存微架构功能模拟器

作为提高CPU读取和存储数据的效率,弥补与主存之间存取速度差距的有效策略,CPU的缓存（Cache）充分利用其对数据使用的局部性原理,对最近或最常使用的数据进行暂存,对CPU的性能起着决定性作用.缓存的微架构正是决定缓存性能的关键性因素.然而,现代先进的CPU缓存都具备极为复杂的结构,存在多种策略、多种硬件算法和多个层级等不同维度的设计,从硬件上直接设计和论证不仅耗时而且成本很高,Cache微架构模拟器正是用软件方法对硬件微架构进行模拟和仿真.设计一款结构优良的缓存,对不同微架构进行评估,是一件具有深远意义的工作.本文从硬件结构出发,设计实现了一款多级、高可配、高可扩展的缓存微架构功能模拟器CMFSim（Cache microarchitecture functional simulator）,实现了常见的缓存策略和硬件算法,可以进行给定配置下的缓存功能的模拟,从而分析配置参数与缓存性能间的关系.