基于小数分频锁相的X波段频率合成器设计

介绍了一种基于小数分频锁相技术的X波段频率合成器的设计方法。该频率合成器采用了内部集成VCO的锁相芯片进行电路设计,可在8.45～9.55 GHz频率范围内实现任意步进点频输出,并可实现大带宽线性调频信号输出,具有低相位噪声、大带宽、高集成度、小体积、低功耗和低成本等优点。最后给出了频率合成器的测试结果,包括信号的频谱测试图、跳频时间测试曲线和相位噪声测试曲线等。     

基于雷达信号模拟器的Ku波段宽带跳变源的设计

文章采用DDS驱动PLL的方式,实现了一种能完全覆盖Ku波段的宽带小步进低相位噪声低杂散频率合成器的设计,同时对DDS PLL频率合成器的输出特性进行了理论分析,并通过实验进行了验证.最终我们研制出了输出频率为12-18GHz的频综系统,步进为1MHz,相位噪声优于-90 dBc/Hz@10kHz,杂散优于-50dBc.     

基于多环锁相宽带细步进频率合成器的设计

为了满足宽频段、细步进频率综合器的工程需求,对基于多环锁相的频率合成器进行了分析和研究。在对比传统单环锁相技术基础上,介绍了采用DDS+PLL多环技术实现宽带细步进频综,输出频段10~13 GHz,频率步进10 kHz,相位噪声达到-92 dBc/Hz@1 kHz,杂散抑制达到-68 dBc,满足实际工程应用需求。     

C频段宽带低杂散频率合成器的设计与实现

在此介绍了小数分频锁相频率合成器的相关理论。设计一个带宽为580 MHz、杂散抑制度≤-60 d Bc、相位噪声≤-85 d Bc/Hz@10 k Hz的C频段宽带低杂散频率合成器。利用双环锁相频率合成技术和小数分频锁相技术,实现了宽带、低杂散的锁相频率合成器的设计。最后经过测试近端杂散指标≤-60 d Bc,远端杂散指标≤-70 d Bc,偏移10 k Hz的相位噪声为-89.95 d Bc/Hz,技术指标都优于设计要求。     

C波段宽带下变频型锁相高速跳频合成器

介绍了一种C波段宽带下变频型锁相高速跳频合成器,主要用于雷达及通信领域。该频率合成器采用锁相环(PLL)与外插电路组合的方式,将较高的输出频率迁移到较低频率后送至鉴相器,大大降低N分频器的工作频率,提高了频率合成器的最高输出频率,且输出频率间隔不变,解决了提高合成器输出频率和不降低频率分辨率的矛盾,实现低相位噪声输出。测试结果表明,输出频率4 460 MHz时,在频偏10 kHz处相位噪声为-123 dBc/Hz。采用可控输出的稳压芯片给HMC704LP4供电,通过控制电源的通断,保证HMC704LP4进入正确的工作模式,有效解决了HMC704LP4上电模式选择错误造成的失锁问题。     

基于ADF4350的S频段锁相频率合成器设计

频率合成器是现代通信系统中的一个重要组成部分,在数字通信、卫星通信、遥测遥控、雷达、导航等领域有着广泛应用。ADF4350是ADI推出的一款具有低相位噪声的宽带频率合成器。文中介绍了锁相频率合成技术的基本原理和性能指标,给出了一种利用ADF4350实现频率合成器的硬件结构和实现方法,并对其主要指标进行了测试,测试结果表明,该频率合成器表现出较好的散射水平和较低的相位噪声。     

基于Phase-Refining技术的微波宽带频率合成器

为改善宽带频率合成器的相位噪声,提出一种基于Phase-Refining技术的微波宽带频率合成器结构与一种对其相位噪声的准确分析方法。首先,根据线性传递函数与叠加原理得到该频率合成器的相位噪声解析模型,通过对振荡器实测相位噪声谱型进行曲线拟合并带入模型中来准确预测其相位噪声性能。分析表明,在级联偏置锁相环中,整个输出频率范围内都可通过将反馈分频比最小化来改善其环路带宽内的相位噪声。实验结果表明,该频率合成器的输出频率范围为2.1~5.6 GHz,频率步进为1 Hz,当输出为2.1 GHz与5.6 GHz时,在频偏10 kHz处的相位噪声分别为-114.7 dBc/Hz与-108.2 dBc/Hz,其相位噪声测试结果与分析计算结果相吻合。     

X波段低相噪细步进频率合成器的研制

采用多种频率合成技术,包括DDS技术、PLL技术等,设计了一种带宽200 MHz、全频带相位噪声小于-115dBc/Hz@5kHz、步进频率小于0.1Hz的X波段频率合成器。混频锁相模块中的偏移频率跟随输出频率跳变,从而实现全频带内相位噪声指标基本一致。设计了动态防失锁电路,以解决偏移频率跳变引起的失锁和错误锁定问题。研制结果验证了方案设计和电路设计的可实现性。此频率合成器特点是在X波段兼顾细步进、低相位噪声和高杂散抑制等各项指标。     

3.1~4.9 GHz宽带低相位噪声频率源的研制

基于LTC6946-2频率合成器设计了3.1~4.9 GH频率源,给出了参数设计过程和实物测试结果。该频率源具有宽带、低相位噪声、低杂散、低成本和占用面积小等特点。经过硬件调试达到的主要指标为:输出频率3.1~4.9 GHz,步进10 MHz,相位噪声优于-97.8 dBc/Hz@1 kHz和-99.3 dBc/Hz@10 kHz,杂散优于-90 dBc。     

互调仪中基于PLL技术的频率源设计

提出了一种基于PLL技术的宽带频率合成器,用作互调仪中的扫频源。借助ADIsimPLL完成了频率合成器中部分元件参数的确定,并进行整体可行性分析。利用ADF4355、PIC18F25K20等器件成功搭建频率合成器,经调试优化,最终符合设计要求。该频率合成器输出800MHz~2.6GHz的可调频率,输出功率≥4dBm,相位噪声优于-90dBc@10kHz。     

具有自校准压控振荡器和精确自动频率校准算法的低噪声频率合成器

A low noise phase locked loop （PLL） frequency synthesizer implemented in 65 nm CMOS technology is introduced. A VCO noise reduction method suited for short channel design is proposed to minimize PLL output phase noise. A self-calibrated voltage controlled oscillator is proposed in cooperation with the automatic frequency calibration circuit, whose accurate binary search algorithm helps reduce the VCO tuning curve coverage, which reduces the VCO noise contribution at PLL output phase noise. A low noise, charge pump is also introduced to extend the tuning voltage range of the proposed VCO, which further reduces its phase noise contribution. The frequency synthesizer generates 9.75-11.5 GHz high frequency wide band local oscillator （LO） carriers. Tested 11.5 GHz LO bears a phase noise of-104 dBc/Hz at 1 MHz frequency offset. The total power dissipation of the proposed frequency synthesizer is 48 mW. The area of the proposed frequency synthesizer is 0.3 mm^2, including bias circuits and buffers.     

超宽带低相噪频率合成器的实现

介绍了1种频率范围4~16GHz,步进1MHz的超宽带、小步进、低相噪频率合成器的实现方法。通过混频式锁相环方案,大大降低了环内分频比,选用低相噪器件,以及采用了梳状谱发生器代替传统的大步进环等措施,使输出实现了低相噪指标。在16GHz输出时,相位噪声指标小于-90dBc/Hz(@10kHz)。并通过对合成器指标的分析,阐述了在混频环设计过程中需要注意的一些问题。     

7.13~7.37GHz宽带锁相跳频源的设计与实现

设计了一种采用电荷泵锁相技术的7.13~7.37GHz宽带跳频信号源,采用复杂可编程逻辑器件(CPLD)控制电荷泵锁相环(CPPLL)频综芯片ADF4108产生跳频信号,跳频带宽高达240 MHz,输出功率约10dBm,电平波动为0.7dB,杂散抑制<-70dBc,输出端采用六阶微带低通滤波器进行带外谐波抑制,二次谐波抑制<-60dBc,传输速率快,电路模块结构紧凑。实验结果表明,所设计的跳频宽带信号源具有快跳变,低相噪,低杂散,高可靠性及高稳定度等优点。     

A 1.5 V 7.656 GHz PLL with I/Q outputs for a UWB synthesizer

A fully integrated CMOS phase-locked loop (PLL) which can synthesize a quadrature output frequency of 7.656 GHz is presented.The proposed PLL can be employed as a building block for an MB-OFDM UWB frequency synthesizer.To achieve fast loop settling,integer-N architecture operating with 66 MHz reference frequency and wideband QVCO are implemented.I/Q carriers are generated by two bottom-series cross-coupled LC VCOs.Realized in 0.18μm CMOS technology,this PLL consumes 16 mA current (including buffers) from a 1.5 V supply and the phase noise is-109.6 dBc/Hz at 1 MHz offset.The measured oscillation frequency shows that the QVCO has a range of 6.95 to 8.73 GHz.The core circuit occupies an area of 1×0.5 mm2.     

基于ADF4351的频率源设计与实现

针对现代通信系统对频率源的频谱纯度、频率范围和相位噪声要求的提升,提出了一种高性能可调频率源。分析和探讨了ADF4351锁相频率合成器的基本原理和工作特性。结合ADF4351的锁相环和倍频器来产生宽频带频率源,同时借助于数字衰减器和低噪放来实现输出功率可调。对于锁相环电路,运用ADIsim PLL软件进行仿真。通过对硬件电路的调试和编写相关单片机控制程序,实现了可同时输出5路、频率范围为35 MHz~4.4 GHz、功率可调、低杂散和低相噪的稳定频率源。     

一个自调谐,自适应的1.9GHz分数/整数频率综合器

本文提出了一个具有自调谐,自适应功能的1.9GHz的分数/整数锁相环频率综合器.该频率综合器采用模拟调谐和数字调谐相结合的技术来提高相位噪声性能.自适应环路被用来实现带宽自动调整,可以缩短环路的建立时间.通过打开或者关断 ΣΔ 调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能.采用偏置滤波技术以及差分电感,在片压控振荡器具有很低的相位噪声;通过采用开关电容阵列,该压控振荡器可以工作在1.7GHz~2.1GHz的调谐范围.该频率综合器采用0.18 μ m,1.8V SMIC CMOS工艺实现.SpectreVerilog仿真表明:该频率综合器的环路带宽约为100kHz,在600kHz处的相位噪声优于-123dBc/Hz,具有小于15 μ s的锁定时间.     

一种超宽带超低相位噪声频率综合器

为了解决直接频率合成方法频带拓展困难和锁相频率合成方法相位噪声附加恶化严重的问题,设计了一种联合直接模拟频率合成和锁相频率合成的混频锁相频率综合器. 该频率综合器采用梳谱发生器激励超低相位噪声的偏移信号后,再将该信号插入锁相环进行环内混频,降低鉴相器的倍频次数进而优化输出信号的相位噪声,同时解决了超宽带混频锁相环的错锁问题. 该文设计的频率覆盖范围为12~24 GHz、步进为100 MHz的超宽带频率综合器实验测试表明:频率综合器在低频段12 GHz处相位噪声优于?116 dBc/Hz@1 kHz,在高频段24 GHz处相位噪声优于?109 dBc/Hz@1 kHz,相位噪声指标与直接模拟频率合成方法相当,均优于传统锁相方法20 dB以上. 本文混合频率合成方法具有超宽带和超低相位噪声的优点,可以用于高性能的电子设备和系统.     

A 6.3-9-GHz CMOS fast settling PLL for MB-OFDM UWB applications

A CMOS phase-locked loop (PLL) which synthesizes frequencies between 6.336 and 8.976 GHz in steps of 528 MHz and settles in approximately 150 ns is presented. The proposed PLL can be employed as a building block for a frequency synthesizer which generates a seven-band hopping carrier for multiband orthogonal frequency division multiplexing (MB-OFDM) ultrawideband (UWB) radio. To achieve fast loop settling, integer-N architecture that operates with 528-MHz reference frequency is implemented and a wideband active-loop filter is integrated. An improved phase-frequency detector (PFD) is proposed for faster loop settling. To reduce reference sidebands, a feedback circuit using replica bias is implemented in the charge pump. I/Q carriers are generated by two cross-coupled LC VCOs. The output current of the charge pump is controlled to compensate for the VCO gain nonlinearity and a programmable frequency divider (12/spl les/N/spl les/17) that reliably operates at 9 GHz is designed. Fabricated in 0.18-/spl mu/m CMOS technology, the PLL consumes 32 mA from a 1.8-V supply and achieves phase noise of -109.6dBc/Hz at 1-MHz offset and spurs of -52 dBc.     

A 2.5-GHz DDFS-PLL With 1.8-MHz Bandwidth in 0.35-$mu$m CMOS

A wideband frequency synthesizer architecture is presented. The proposed topology employs a direct digital frequency synthesizer (DDFS) to control the output frequency of an offset-PLL. In this way, the synthesizer features a very fine frequency resolution, 24 Hz, as in delta-sigma fractional-N PLLs, but without being affected by the quantization-induced phase noise. This, in turn, allows enlarging the loop bandwidth. The frequency synthesizer is designed to be employed as a direct modulator for Bluetooth transmitter in a low-cost 0.35-mum CMOS technology. At 2.5GHz it achieves 1.8-MHz bandwidth, while the settling time within 30ppm for an 80-MHz step is 3 mus. The integrated phase noise gives less than 1 degree of rms phase error and the worst-case spur is 48dBc at 1 MHz, well below the specifications. Power dissipation is 120 mW for the PLL core, 50 mW for the DDFS plus DACs, and 19 mW for the GFSK modulator.