一种新型输入失调消除高速比较器

介绍了一种新型的高速BiCMOS比较锁存器，提出了一种先进的输入失调消除方法，完全实现了输入失调消除。对该比较器的电路结构、增益、带宽、输入失调消除原理和锁存时间常数进行了分析，并利用0．35μm BiCMOS工艺提供的器件模型进行了仿真。在500MHz时钟频率下，比较器精度达到了100μV；电源电压3．3V时，电流仅为0．3mA。该比较器已成功用于一种250 MSPS 8位A／D转换器中，得到了比较满意的效果；该器件还可用于12位以下的A／D转换器电路。     

用于射频系统的10 MS/s 10位SAR A/D转换器

设计了一种用于射频系统的低功耗、中速中精度差分输入逐次逼近型(SAR)A/D转换器。采样完成后采用下极板对接的逻辑算法,10位SAR A/D转换器只需9位DAC即可满足其精度要求。DAC阵列采用分段电容结构,节省了芯片面积。比较器采用前置运算放大器加锁存器的结构,达到了同时兼顾速度和精度的要求。该A/D转换器芯片采用GSMC 0.13 μm 1P7M CMOS工艺制造,其核心电路尺寸为500 μm×360 μm,采用1.2 V的单电源供电。测试结果表明,当采样频率为10 MS/s,输入信号频率为2 MHz时,该SAR A/D转换器达到8.45位的有效精度,总功耗为2.17 mW;当采样频率为5 MS/s,输入信号频率为1 MHz时,该SAR A/D转换器达到8.75位的有效精度,总功耗为2.07 mW。     

12位100 MS/s流水线A/D转换器的参考电压缓冲器

分析了参考电压精度对流水线A/D转换器性能的影响,并通过Matlab建模仿真,得到了12位流水线A/D转换器对参考电压精度的要求,即参考电压精度要达到10位以上.提出了一种新型的参考电压缓冲器结构,通过增加两个静态比较器,有效地提高了缓冲器的精度.采用SMIC 0.35 μm 3.3 V CMOS工艺,为一个12位100 MHz采样频率的流水线A/D转换器设计了电压值为1.65 V±0.5 V的参考电压输出缓冲器.Hspice后仿真结果显示,各个工艺角下,缓冲器可将干扰对1 V的差分输出的影响控制在0.35 mV以内.该缓冲器可以达到10位以上精度,能够满足12位100 MS/s流水线A/D转换器的设计要求.     

一种1MS/sCMOS/SIMOX8位A/D转换器

采用CMOS/SIMOX工艺制作1Msam ple/s 8 位A/D转换器。该A/D转换器采用半闪烁型结构,由两个4 位全并行A/D转换器实现8 位转换。电路共有31个比较器,采用斩波稳零型结构,具有结构简单和失调补偿功能。电路由2100 个器件组成,芯片面积为3.53 m m ×3.07 m m     

用于带数字校正12位40MS／s流水线ADC的MDAC电路及数模接口

设计了一个用于40 MHz采样率,12位精度流水线A/D转换器第一级的MDAC电路.该电路采用高增益带宽积的增益自举放大器,在3.5 pF负载电容下,可以在8 ns内稳定在最终值的0.01%;设计了低失调、低回踢噪声比较器.蒙特卡罗分析表明,失调电压小于7 mV.电路采用SMIC 0.35 μm/3.3 V CMOS工艺,用于一个带数字校正的流水线A/D转换器.在MDAC中加入一个D/A接口电路,可以在不引入过多模拟电路的前提下,配合数字校正部分完成其校正功能.     

12位10MS／sCMOS流水线A／D转换器的设计

文中介绍了一种六级12位10Msample/s CMOS流水线A/D转换器的设计。该设计方案采用了双差分动态比较器结构,保证了处理模拟信号的精度与速度;采用冗余编码技术,进行数字误差校正,减小了多种误差敏感性,避免了由于余量电压超限而导致的失码,并降低了采样/保持电路和D/A转换电路的设计难度。     

一种2.5 V 1-MS/s 12位逐次逼近A/D转换器

设计了一种低功耗、中速中精度的单端输入逐次逼近A/D转换器,用于微处理器外围接口。其D/A转换器采用分段电容阵列结构,有利于版图匹配,节省了芯片面积;比较器使用三级前置放大器加锁存器的多级结构,应用了失调校准技术;控制电路协调模拟电路完成逐次逼近的工作过程,并且可以控制整个芯片进入下电模式。整个芯片使用UMC 0.18μm混合模式CMOS工艺设计制造,芯片面积1 400μm×1 030μm。仿真结果显示,设计的逐次逼近A/D转换器可以在2.5 V电压下达到12位精度和1 MS/s采样速率,模拟部分功耗仅为1 mW。     

一种低功耗12位30 MHz流水线A/D转换器

设计了一种12位30 MHz 1.8 V流水线结构A/D转换器,该A/D转换器采用相邻级运算放大器共享技术和逐级电容缩减技术,其优点是可以大大减小芯片的功耗和面积.电路采用级联一个高性能前置采样保持单元和五个运放共享的1.5位/级MDAC,并采用栅压自举开关和动态比较器来降低功耗.结果显示,该ADC能够工作在欠采样情况下,有效输入带宽达到50 MHz.在输入频率达到奈奎斯特频率范围内,整个ADC的有效位数始终高于10.4位.电路使用TSMC 0.18 μm 1P6M CMOS工艺,在30 MHz全速采样频率下,电路功耗仅为68 mW.     

用于威尔金森A/D转换器的高速高精度比较器

提出了一种用于威尔金森(Wilkinson) A/D转换器(ADC)的高速高精度比较器的设计方法.该比较器由三级预放大器和一级输出放大器组成,采用开环结构和多级级联的形式,以满足增益和速度的要求.为了消除失调电压对电路的影响,采用输出失调消除技术进行失调电压校正.采用3.3 V TSMC 0.18 μm CMOS工艺完成电路设计.Spectre仿真结果表明,在1 MHz最高采样频率下,该比较器的分辨率达到0.4 mV,传输延迟小于20 ns,满足12位Wilkinson ADC的要求.     

高速高分辨率比较器设计技术

叙述了设计比较器的精密技术,该比较器应用于高性能A/D转换器,介绍了用BiCMOS和CMOS5V工艺达到12位分辨率的失调对消技术。采用失调对消技术的BiCMOS比较器,在10MHz比较速率时,失调电压小于300mV,功耗1.8mW。     

一种高速高精度比较器的设计

基于预放大锁存快速比较理论,提出了一种高速高精度CMOS比较器的电路拓扑.该比较器采用负载管并联负电阻的方式提高预放大器增益,以降低失调电压.采用预设静态电流的方式提高再生锁存级的再生能力,以提高比较器的速度.在TSMC0.18μm工艺模型下,采用Cadence Specture进行仿真.结果表明,该比较器在时钟频率为1GHz时,分辨率可以达到0.6mV,传输延迟时间为320ps,功耗为1mW.     

Gain and offset analysis of comparator using the bisection theorem and a balanced method

Gain and offset represent two important measures to determine the accuracy of a comparator. Thus, analysis on these parameters is very important as they offer designers better understanding of the circuit and allow exploring trade-offs during design. In this paper, two methods were presented to derive a set of design equations that describe the gain, sensitivity, offset, and systematic mismatches observed in typical comparator circuits. A three-stage, fast complementary metal-oxide semiconductor (CMOS) comparator structure is analysed and simulated in order to validate the proposed methods. A 0.13 μm CMOS technology is used for simulations with 1.5 V supply voltage. Bisection theorem was used for gain and sensitivity analysis. Simulation results show that high gain improvement can be possible by using the design equations. The input offset voltage, due to mismatch in the width of the metal oxide semiconductor field-effect transistors (MOSFET) (W) and mismatches in the threshold voltages of the N and P type MOSFETs (V_THN, V_THP), is analysed using a proposed balanced method. The same comparator structure is used for the input offset voltage analysis. Simulations show that an offset improvement can be achieved following the design equations found through the proposed method.     

THE DESIGN OF THE HIGH SPEED AND HIGH PRECISION LATCHING VOLTAGE COMPARATOR ZJ03

The design of a new type of latching voltage comparator ZJ03 is described.Thecommon voltage comparators consist of multistage DC amplifiers,for which it is difficult to realizehigh speed and high precision.The ZJ03 comparator contains a controlled positive feedbackamplifier.Therefore,it is capable of realizing high speed and high precision.For improving theperformance and producibility,the tolerance extension,design centering and potential adaptingtechniques are used in the design of comparator ZJ03.     

A high-speed and high-resolution CMOS comparator with three-stage preamplifier

The accuracy of A/D and D/A converters depend largely upon their inner comparators. To guarantee 12-bit high resolution for an A/D converter, a precise CMOS comparator consisting of a three-stage differential preamplifier together with a positive feedback latch is proposed. Circuit structure, gain, the principle of input offset voltage storage and latching time constant for the comparator will be analyzed and optimized in this article. With 0.5 μm HYNIX mixed signal technology, the simulation result shows that the circuit has a precision of 400 μV at 20 MHz. The test result shows that the circuit has a precision of 600 μV at 16 MHz, and dissipates only 78 μW of power dissipation at 5 V. The size of the chip is 210 × 180 μm2. The comparator has been successfully used in a 10 MSPS 12-bit A/D converter. The circuit can be also used in a less than 13-bit A/D converter.     

一种新型高速电流比较器的研究与设计

针对传统电流比较器速度慢、精度低等问题,提出了一种新型CMOS电流比较器电路。采用CMOS工艺HSPICE模型参数,对该电流比较器的性能进行了仿真,结果表明当电源电压为3．3V,输入方波电流幅度为0．3μA时,电流比较器的延时为5．2ns,而其最小分辨率达0．1nA。该比较器结构简单、速度快、精度高,适合应用于高速高精度电流型集成电路。     

高速CMOS预放大-锁存比较器设计

基于预放大-锁存理论，提出了一种带1级预放大器的高速CMOS锁存比较器电路拓扑结构；阐述了其传输延迟时间、回馈噪声和输入失调电压的改进方法。采用典型的0．35μm／3．3V硅CMOS工艺模型，通过Cadence进行模拟验证，得到其传输延迟时间380ps，失调电压6．8mV，回馈噪声对输入信号产生的毛刺峰峰值500μV，功耗612μw。该电路的失调电压和回馈噪声与带两级(或两级以上)CMOS预放大锁存比较器的指标相近，且明显优于锁存比较器。其功耗和传输延迟时间介于两种比较器之间．该电路可用于高速A／D转换器模块与IP核设计。     

一种用于流水线结构ADC中改进速度/功耗比的CMOS动态比较器

提出了一种适用于高速、单级低分辨率流水线结构ADC的全差分动态比较器.由于采用了电流源耦合和差分对输入结构,比较器的翻转阈值电压可以设计为任意值.与传统的比较器相比,该比较器较好地兼顾了面积、功耗以及速度等方面,在这些方面有了较大的改进.该比较器在0.35μm CMOS工艺下完成流片,面积为30μm×70μm.仿真和测试结果表明,该比较器可以在2Vpp的输入信号和1GHz的时钟频率下工作,在3.3V的电源电压下,功耗仅为181μW.速度/功耗比达到了5524GS/J.     

基于InP-DHBT的20 GHz的超高速比较器

采用截止频率fT为170 GHz的InP-DHBT工艺,我们设计并制作了一个超高速主从电压比较器。整个芯片的面积（包括焊盘）是0.75?1.04 mm2,在-4V的单电源电压下消耗的功耗是440mW（不包括时钟产生部分）。整个芯片包含了77个InP DHBTs。比较器的尼奎斯特测试到了20GHz,输入灵敏度在10 GHz采样率的时候是6mV,在20 GHz的时候是16 mV。据我们所知,这在国内还是第一次在单片上集成超过70个InP DHBTs的电路,也是目前国内具有最高采样率的比较器。     

一种集成轨到轨比较器电路设计

传统比较器在其输入电压过高或过低时,输入MOS对管将进入截止区,从而使电路无法正常工作。本设计采用轨到轨放大器技术,使比较器在输入电压满摆幅时都能正常工作,增加了输入电压的范围。本文基于0.18μm COMS工艺完成电路的设计,并使用Spectre进行电路仿真。结果表明,在电源电压为1.8V时,电路静态功耗为360μW,电压比较精度为80μV,时延为13.2ns。     

一种用于流水线结构ADC中改进速度/功耗比的CMOS动态比较器

提出了一种适用于高速、单级低分辨率流水线结构ADC的全差分动态比较器.由于采用了电流源耦合和差分对输入结构,比较器的翻转阈值电压可以设计为任意值.与传统的比较器相比,该比较器较好地兼顾了面积、功耗以及速度等方面,在这些方面有了较大的改进.该比较器在0.35μm CMOS工艺下完成流片,面积为30μm×70μm.仿真和测试结果表明,该比较器可以在2Vpp的输入信号和1GHz的时钟频率下工作,在3.3V的电源电压下,功耗仅为181μW.速度/功耗比达到了5524GS/J.