基于超深亚微米IC设计的信号完整性研究

随着工艺尺寸的缩小，IC设计的两大趋势是设计更复杂和对产品的设计周期要求更苛刻。在超深压微米IC设计中，设计的复杂性会导致信号完整性（SI)问题更加突出，从而会影响整个产品的设计周期。本文提出了SI概念以及影响它的因素，并针对其两个主要影响因素，串扰(crosstalk)和IR压降进行了分析讨论，并提出了解决的方案。     

迎接深亚微米设计的挑战

迎接深亚微米设计的挑战Ｃａｄｅｎｃｅ　ＤｅｓｉｇｎＳｙｓｔｅｍｓ公司Ｂａｒｒｙ　Ｄ．Ｂｏｗｅｎ　　　随着设计逐渐向深亚微米领域转移，为设计者带来了一些重要的挑战。因为在此之前所展开的设计规划中，会遇到一些诸如不可预测的设计周期、巨大的设计重复数目、如...     

深亚微米SoC芯片物理设计中基于串扰的时序收敛方法

当芯片设计进入深亚微米，串扰效应引起大量的设计违规，尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估计，它不仅取决于电路互联拓扑，而且还取决于连线上信号的动态特征。文章从串扰延时的产生原因开始分析，并提出了在O．18μm及以下工艺条件下对串扰延时进行预防．分析和修复的时序收敛方法。     

深亚微米下系统级芯片的物理设计实例

深亚微米下芯片的物理设计面临很多挑战,特别是对于超大规模的SOC,比如互连延迟(Interconnect delay)、信号完整性(SI)、电压降(IR-Drop)与电迁移(EM)、第三方IP集成,等等.应对这些问题,在后端设计流程上要有新的方法.文章以一块0.18 μm工艺下200万门无线数据传输芯片的物理设计为例,介绍了其中的关键设计步骤和一些解决问题的方案,可为其他类似的设计提供参考.     

深亚微米MOS器件的物理,结构与工艺

本文从器件物理、器件结构和工艺等三个方面介绍了深亚微米器件。包括 :短沟道效应 ;LDD和SOI结构 ;移相掩模光刻技术和多层金属布线工艺。     

深亚微米下脉冲压缩芯片的物理设计实例

深亚微米下芯片的物理设计面临很多挑战,特别是对于超大规模电路,在后端设计流程上要有新的方法.本文以应用于数字滤波的脉冲压缩芯片的物理设计为例,采用"模拟 IP "和改进的数模混合芯片设计流程,实现了模拟和数字部分的联合设计,保证了时序驱动下的持续收敛,并且详细介绍了布局规划、时钟树综合、时序优化及可靠性设计等关键步骤,可为其他类似的设计提供参考.     

一种0.18 μm特大规模芯片快速收敛的设计方法

在0．18μm下，时序收敛的关键是互连线延时问题。文章介绍了一种时序快速收敛的RTL到GDSII的设计方法，该方法有效地消除了逻辑综合和物理设计之间的迭代。采用一个450万门超大规模DSP芯片设计验证了该方法。实例设计结果表明，这种新的方法不但有效地解决了互连线时延的问题，而且缩短了芯片的设计周期。     

基于超深亚微米IC设计的信号完整性研究

随着工艺尺寸的缩小，IC设计的两大趋势是设计更复杂和对产品的设计周期要求更苛刻。在超深亚微米IC设计中，设计的复杂性会导致SI(信号完整性)问题更加突出，从而会影响整个产品的设计周期。本文在此基础上提出了SI概念以及影响他的因素，并针对其两个主要影响因素crosstalk(串扰)和IR drop(IR压降)进行了分析讨论，并提出了解决的方案。     

超深亚微米工艺时代集成电路设计领域所面临的技术挑战

集成电路工艺加工能力的不断提高给设计工作带来了多方面需要解决的问题。本文主要探讨目前在集成电路设计领域各个方面的设计技术挑战和研究热点问题。     

深亚微米芯片设计中相位噪声的讨论

文章以相位噪声（Jitter)为核心讨论芯片设计领域深亚微米效应理论，文章在介绍相位噪声的定义，定量描述，来源以及前人的研究工作耻，提出了建立相位噪声的软件仿真环境及给出相应判据的解决思路，以期指导高速发展的超大规模集成电路设计技术的提升。     

混合模式设计与深亚微米面临的挑战

１引言在２１世纪信息化时代的今天，人们已进入了数字时代。计算机内部核心以０与１格式的运算速度伴随着半导体技术的进步，现已达到每秒千兆位以上。相比之下，相对于数字的模拟技术，甚至会有“模拟技术迟早会被数字技术取代”的认识，这和模拟技术实际的发展存在很大距离。事实上，在全球以CPU、DRAM为主的半导体产业一度陷入低谷时，模拟器件产业却表现出稳健增长的态势。自１９９９年起保持以每年１９．１％的增长率上扬，市场规模逐年增加。尤其近年来随着信息家电、手机、PDA、网络、LCD显示器等新兴信息产品市场的兴起，为…     

USB IP核在深亚微米设计平台中的设计与实现

将USB IP核集成到一块MP3解码芯片上，其设计在0．18μm工艺平台中进行。它可作为一个成熟的IP核嵌入到其它ASIC芯片中。     

集成电路物理设计方法探究

随着工艺的不断发展,深亚微米IC物理设计给了我们很大的挑战,比如在时序收敛、电压降、串扰分析等方面带来的挑战。本文以一块高性能单片机芯片的后端设计流程为例,讲述在0.18μm工艺下后端设计过程中所遇到的问题,以及解决问题的新方案,克服了以往后端设计耗时长的缺陷,在短时间内完成了后端设计。     

基于Cadence平台深亚微米CMOS工艺设计套件开发

结合集成电路后端设计流程,以美国MOSIS多项晶圆（MPW）计划提供的台湾半导体制造（TSMC）的0.35微米CMOS工艺为例,对基于Cadence平台,开发用于高频、高速模拟和模数混合集成电路设计的设计套件（Design Kit）进行了讨论。     

深亚微米CMOS集成电路抗热载流子效应设计

热载流子效应(HCE)、电介质击穿、静电放电，以及电迁移等失效机理，已经对VLSI电路的长期可靠性造成了极大的威胁。其中，热载流子效应是最主要的失效机理之一。影响CMOS电路热载流子效应的因素有：晶体管的几何尺寸、开关频率、负载电容、输入速率以及晶体管在电路中的位置。通过对这些因素的研完，提出了CMOS电路热载流子可靠性设计的通用准则。     

深亚微米SOC芯片分层设计方法

根据深亚微米SOC设计的特点和需求,提出了一种新的基于模块的全芯片分层设计方法,它把系统架构、逻辑设计以及物理实现有机结合到一起.通过渐进式时序收敛完成芯片的层次规划,并最终达到一次实现芯片级的时序收敛,大大提高了深亚微米SOC设计的效率,并在实际设计之中得到了有效验证.     

深亚微米Sigma-Delta ADC设计方法研究

通过一个0.18μm CMOS工艺、低功耗Sigma-Delta ADC调制器(SDM)部分的设计研究,提出了一种深亚微米下混合信号处理系统的设计方法,论述了从系统级行为验证到电路级验证的设计流程,与传统流程相比,在行为级验证中采用了SIMULINK建模方法,在电路级的验证中,提出了从宏模型验证到晶体管级细电路验证这样一种新颖的设计方案,其中所提出的宏模型以6.5%的仿真时间获得97.5%的仿真精度,晶体管级电路以此指标设计,确保其一次验证通过,提高了系统设计效率。     

深亚微米标准单元库的设计与开发

随着深亚微米工艺技术的发展，0．18μm COMS工艺巳成为国际主流的集成电路工艺标准。国内的深亚微米工艺也日趋完善，我们首家针对中芯国际0．18μm工艺，成功设计开发了0．18μm标准单元库。本文简要介绍了0．18μm标准单元库的设计与开发。     

深亚微米工艺下集成电路的电磁兼容性设计（上）

随着IC设计逐步进入VDSM阶段，SOC逐步成为设计的主流，IC设计需要关注的问题也在逐步增加。以前设计时，主要关注芯片面积的大小；在80年代后期，延时(Delay)逐渐成为设计人员关注的问题；进入90年代芯片的功率消耗也成为必须考虑的问题；近来制造中的成品率(Yjeld)，芯片工作中的可靠性，以及电磁干扰噪声(EMI—Noise)也开始成为设计必需满足的条件了。