MRC:谐振时钟数字集成全局功耗优化方法

本研究针对谐振时钟网络在集成电路设计中的数字化实现,提出了一种全局时钟功耗优化(MRC)方法,简化了谐振时钟网络在数字化设计中的集成过程。当前,依赖传统仿真工具构建谐振网络的仿真周期较长,且现有谐振电路模型无法满足快速设计与数字化建库要求。本文根据谐振电路三段式电路状态提出一种折线化模型降阶方法,可快速实现对当前各类谐振电路波形的准确刻画;本文同时基于此模型给出全局功耗优化目标函数,为电路选型提供指导。与12 nm Fin-FET工艺下实际电路的Spice后仿结果进行比较,本文模型精确度在90%以上,可以准确模拟实际功耗变化趋势,基于Matlab实现的优化方案相比Spice仿真提速10⁵倍。     

低功耗高速时钟数据恢复电路

为了降低高速串行接口的时钟数据恢复(CDR)电路的功耗,在研究、分析现有时钟数据恢复结构的基础上,提出了一种新的时钟数据鉴相算法及其电路实现方法。新的电路设计仅使用一个高速采样时钟,比传统的鉴相电路减少一半的采样率,从而减少了前端采样模块的功耗。该鉴相算法采用统计方法减小鉴相时钟的噪声,进而达到很低的误码率。该鉴相算法可使用数字综合的方法实现,工作在较低的频率下,这样便于迁移到不同的工艺中。整个电路使用40nm工艺实现,实际芯片测试数据表明,使用该电路的接收端可以稳定工作在13Gb/s的速率下,功耗达到0.83p J/bit,误码率低于10E-12。     

Design of a 10-Gb/s 0.18μm CMOS multiplexer with the integrated clock generation circuit

针对传统的复接器( MUX)因没有集成时钟电路而限制了其集成度及应用的问题研究了复接器与时钟电路的集成,并采用中芯国际(SMIC)0.18μm互补金属氧化物半导体(CMOS)工艺设计并实现了一个片内集成时钟产生功能的10Gb/s半速率2∶1 MUX电路.整个电路由5 Gb/s时钟提取电路(CEC)和10Gb/s半速率2∶1 MUX电路构成.CEC从一路输入数据中提取出5GHz时钟提供给MUX电路.CEC由鉴频鉴相器(PFD)、电压/电流转换电路、环路滤波器及压控振荡器(VCO)构成.Pottb(a)cker型PFD不但可以大幅度扩展环路的捕获带宽,并且由于它能够容忍高达±45°的正交相位误差,因而三级环形VCO能够被采用.测试结果表明,该电路无需任何参考时钟、外接元件及外部手动调谐即可工作.整个芯片面积为670μm ×760μm,在1.8V电压下,功耗为180mW,其中核心功耗占60％.     

基于动态电路的高速发送端设计

为了降低高速串行接口中发送端的延迟,在研究、分析现有发送端结构的基础上,提出了新的数据跨时钟域传输方法并在实际电路中得到实现。此方法可以大幅降低数据跨时钟域传输时用于异步FIFO的延迟。而且,使用动态电路对高速发送端并串转换电路进行了晶体管级的改进,放松了关键路径的时序要求,使发送端整体电路能运行在更高的频率下。发送端电路使用40nm CMOS工艺实现,实际芯片测试数据表明,使用该电路的发送端可以稳定工作在13Gb/s的速率下。     

幅值可调的EMCCD倍增时钟驱动电路设计

针对EMCCD——CCD97的应用,本文在分析其增益曲线特点和倍增时钟功耗的基础上,给出了CCD97倍增时钟的驱动电路设计。该电路由隔离推挽电路和可调电源组成:隔离推挽电路产生倍增时钟的波形;可调电源可以调节倍增时钟的幅值,且调节精度随着幅值的增加而增加,可以部分抵消CCD97倍增增益曲线的非线性。文章最后给出了驱动电路的输出波形以及CCD97的倍增图像。结果表明所设计的驱动电路能够产生符合要求的倍增时钟,可以实现CCD97的倍增成像和增益调整。     

基于铷原子振荡器的DDS精密时钟源设计

该文介绍了一种基于FE-5680A铷原子振荡器和DDS(直接数字频率合成)芯片AD9851的频率可调精密时钟源设计方案.阐述了高速铁路大系统测试环境下精密时钟信号对于各传感器网络之间同步的重要性,以及对后期数据处理、数据融合所起到的积极作用;详细说明了该时钟源的基本工作原理,并给出了时钟源系统的软硬件实现方法.实验调试结果表明各项指标均达到预期要求.     

基于力耦合的非谐振单元组成的超声变幅器设计

传统的超声振动系统全谐振设计方法要求组成超声振动系统的各个单元有相同的谐振频率,各个组成单元的结构尺寸由谐振频率确定,而超声珩齿系统中的齿轮结构尺寸是由它的使用要求决定,是非谐振单元,不能用全谐振理论设计,本文采用力耦合方法,将齿轮简化为环盘,将它和变幅杆组合并联合建立动力学方程,实现了非谐振单元组成的超声变幅器的设计。     

谐振高压传感器信号的高精度测量

差分谐振式高电压传感器的测量精度与后续频率测量电路的性能密切相关,而传统的谐振式传感器频率测量电路普遍存在精度和分辨率不高、响应速度慢以及携带不便等问题,针对这些问题,设计了一种基于现场可编程门阵列(FPGA)的高精度测频电路.该测频电路主体基于脉冲计数原理,同时利用Xilinx FPGA内的CARRY4延时单元构造T...     

低功耗低相位噪声4.8GHz CMOS压控振荡器芯片设计

采用TSMC 0.18μm RF CMOS工艺设计并实现了一个应用于无线传感器网络射频前端频率综合器的低功耗、低相位噪声4.8GHz电感电容压控振荡器.此振荡器的核心电路采用电流源偏置的互补差分负阻结构,降低了电路对电源电压变化的灵敏度和功耗.电感电容谐振腔采用了降低相位噪声的设计方法.在不恶化相位噪声性能的前提下,核...     

1.25 Gbit/s 0.25μm CMOS时钟恢复电路

1．25Gbit／s时钟恢复电路由TSMC0．25μm数字CMOS工艺实现。它包含鉴频鉴相器、环路滤波器及压控振荡器。压控振荡器采用一种改进型四级环形振荡器结构,具有正交输出,在其较宽调谐范围内输出电压摆幅恒定。该电路工作速率为1．03—1．4Gbit／s。在恢复时钟频率为1．25GHz时测量的时钟有效值抖动为4．6ps。     

浅谈时钟电路在单片机中的作用

单片机可以看成是在时钟驱动下的时序逻辑电路,单片机在工作过程中,所有工作都是在时钟信号控制下进行的,每执行一条指令,CPU的控制器都要发出一系列特定的控制信号。通过介绍MCS-51单片机的时钟电路,重点介绍和分析两种不同时钟信号的产生以及两种时钟电路结构。     

FBAR振荡器作为六端口反射计射频源的BAW传感器读出电路

为解决由于FBAR的谐振频率处于射频频段,导致BAW传感器读出电路难以实现的问题,将FBAR振荡器作为六端口反射计射频源,以检测FBAR谐振频率,从而实现BAW传感器信号读出的新型读出电路。在ADS软件中,通过建立FBAR的MBVD模型并采用Pierce拓扑结构实现FBAR振荡器的仿真模型,以及建立六端口反射计的仿真模型,并结合两个仿真模型建立BAW传感器的最小系统模型。BAW传感器最小系统模型的仿真结果表明:由FBAR振荡器和六端口反射计实现BAW传感器读出电路的可行性。为实验验证该结构,搭建一个基于微带六端口网络实物的六端口反射计实验装置,准确地测得1个案例FBAR振荡器的振荡频率为1.5 GHz,该振荡频率就是传感器表头中FBAR的谐振频率。     

一种19.6～27.8 GHz宽带低噪声锁相环设计

为给超高速数模转换器提供稳定的时钟信号,该文基于TSMC 40 nm CMOS工艺设计一款宽带低噪声的锁相环芯片。该芯片设计由二分频和计数器构成的分频器电路,减小吞脉冲带来的时钟抖动,从而优化噪声性能;此外,设计3位差分开关电容阵列,实现宽范围调谐的同时确保相邻调谐区间互相重叠,从而避免工艺误差导致的调谐盲区;最后还设计三阶环路滤波器及改进型差分电荷泵的电路。仿真结果表明,该锁相环具有19.6～27.8 GHz的宽带调谐范围,整体功耗为30 mW,输出频率频偏1 MHz处的相位噪声为–95.6 dBc/Hz。与其他文献的锁相环对比,在其他指标相当的前提下,该锁相环在调谐范围上具有先进性,可作为高性能的时钟信号。     

一种同步输出的稀疏树前导零检测电路

为了降低前导零检测电路的延时和提高端口输出的同步性,提出了一种稀疏树前导零检测结构及动态电路的实现方法。通过递归前导零算法表达式定义了两种新的布尔运算逻辑,以构成稀疏树中的结点。精确控制动态电路中预充时钟的偏移量,在抑制电路漏电的同时控制输出端口延时差。该结构能够以最少的逻辑级数和均衡的运算单元负载实现检测前导零功能,对于不同数量的待测信号,通过扩展"点操作"和"块操作"单元互连网络来生成新电路。采用伪随机激励向量验证了电路功能的正确性,大幅缩短了验证时间,在SMIC 40nm工艺下仿真显示,各端口输出延时差小于1ps,数据路径长度可降低20%。     

基于SCFNA法的FSS吸波材料设计及制备

目的 设计并制备一种与单元电导率匹配、电磁性能优异的柔性频率选择表面吸波材料。方法 首先选择空间限域强制组装法（SCFNA）制造具有优异导电性能的片材,再按圆形谐振单元裁剪并周期性排布在有机介质层内。完成频率选择表面（FSS）的制备后测试其电磁波性能,并与仿真模型优化的结果进行对比。结果 制备的柔性选择表面样件在频率为18～40GHz时吸收率达到96.22%以上。结论 使用空间限域强制组装法设计制备了导电单元,通过调整工艺参数实现对单元电导率的精准调控,成功制备出了一种在18～40 GHz频段下电磁性能优异的高柔性吸波体材料。     

一种FPGA实现看门狗电路功能的方法

为提高系统集成度,降低硬件开销,研究利用FPGA实现看门狗电路的方法,从而去掉硬件看门狗电路。对硬件看门狗电路的工作过程进行分析,给出利用FPGA实现看门狗电路的方法:利用FPGA的系统时钟对单片机送出的喂狗信号进行监测,当单片机由于程序跑飞而进入死循环后,喂狗信号消失,FPGA判定单片机工作异常,自动产生一个脉冲信号复位单片机。实验证明,利用FPGA实现看门狗电路定时精度更高,在1KHz系统时钟FPGA系统中,定时精度可以达到1ms。     

时钟同步在煤矿人员定位系统中的应用

传感器网络是一项面向应用的技术科学,由于在危险、复杂的环境,传感器网络能够智能组网、传输数据,越来越受到人们的重视,其中一个典型的应用是在煤矿管理中,本文针对传感节点能量有限,采用良好的退避机制和时钟同步技术,有限降低节点功耗。该系统的核心技术有：（1）基于zigbee技术自组网络方法,（2）基于RSSI的定位系统方法;（3）通过使用退避机制及时间同步技术有效减少节点碰撞,有效降低了节点功耗,延长使用寿命。系统设备组成为有线／无线基站,人员定位设备节点。     

Design and implementation of an ultra low power baseband for UHF RFID tags

依据EPC C1G2协议设计了一种用于无源UHF射频识别RFID标签芯片的数字基带电路,在完成协议规定功能的前提下实现了系统的低功耗.通过引入系统时钟规划、状态优化编码、全局钟控、异步计数器、门级功耗优化与操作数隔离等多种低功耗技术,设计最终功耗为13.8μW.为更好地实现系统的防冲突,采用了一种基于振荡器采样的真实随机数产生器,整个随机数产生电路功耗控制在2μW以内.设计采用Chartered0.18μm工艺实现,数字电路面积为482μm×480μm,芯片测试结果与仿真结果基本符合.     

双STC时钟恢复电路的设计与实现

针对数字电视机顶盒的重要功能——多节目解码对播放同步的需求,设计了一种双时钟计数器(STC)的时钟恢复电路,并在支持先进音视频编码标准(AVS)的高清解码芯片中得到实现。该电路使用主从两个STC,主STC由一个混合型的锁相环驱动,该锁相环产生的27MHz时钟同时用于产生音视频解码时钟;从STC则由一个全数字的锁相环驱动,它仅用于与展示时间戳(PTS)比较产生显示同步控制信号。同时提出了一个硬件的低通滤波算法,该算法保证了STC在稳态下追踪传输流中的节目时钟参考(PCR)的变化,并且提供稳定的时钟输出,同时有效降低了主控CPU的负荷。仿真实验结果表明,所提出的时钟恢复电路和低通滤波算法具有较好的性能和较低的计算复杂度,并有效地降低了硬件开销。     

玻璃振动模压中变幅杆高温模态分析及实验研究

为研究应用于光学元件的超声振动模压中变幅杆的高温振动特性,基于纵振波动方程设计所需频率的超声变幅杆,利用Creo软件建立其参数化模型。考虑变幅杆高温下的材料特性变化,结合实验所得数据对高温下的变幅杆进行模态分析,得到其在高温下的谐振频率。分析研究表明,变幅杆谐振频率随着温度的升高而降低。为提升变幅杆高温的下频率稳定性,通过有限元软件对其进行了结构优化设计。按照优化后的尺寸加工出变幅杆,通过实验检测其谐振频率,结果表明,在高温下优化后变幅杆的谐振频率仍稳定在设定频率附近。