一种基于时间交织逐次逼近结构的高速低功耗ADC设计

本文介绍了一种采用28nm CMOS工艺实现的12位高速低功耗模数转换器。为了在低功耗的基础上实现高速模数转换,本设计选择时间交织结构为系统架构,单通道ADC采用逐次逼近结构。单通道SAR ADC采样速率90MS/s,4通道时间交织实现360MS/s的采样速率。测试结果表明,该ADC在360MS/s采样速率和33MHz输入信号频率下,测得的信噪失真比（SNDR）和无杂散动态范围（SFDR）分别为62.1dB和71.2dB,功耗为148mW。     

时间交织ADC时间失配后台数字校准算法

提出了一种数字后台校准算法,用于校准时间交织模数转换器(Time-Interleaved Analog-to-Digital Converter,TIADC)的时间失配误差。该算法是基于对输入信号统计的思想,在后台通过分析输入信号的统计特性获得误差信息,再反馈到多相时钟产生器,形成反馈环路,达到校准的目的。该算法硬件消耗小,对输入信号的频率没有限制,可以扩展到任意通道数。对于一个8通道12位TIADC,当输入信号频率fin/fs = 0.487时,MATLAB仿真结果表明,采用该算法校准后,SNR从校准前的33.8 dB提高到74.0 dB,证明了该校准算法的有效性。     

德州仪器推出业界最低功耗250MSPS 14位ADC

日前,德州仪器（TI）宣布推出最新高速模数转换器（ADC）系列的首款解决方案,其可从DC到高达550MHz的整个信号带宽内实现超低功耗及优异的动态性能。该款14位ADS4149拥有250MSPS的最高采样率,与性能最接近的低功耗ADC相比,能够在信噪比（SYR）提高3dB的同时将功耗锐降30％。这种低功耗与高性能的完美结合,     

基于InP DHBT工艺集成高速同步功能的13 GS/s单比特ADC

实现了一款集成同步电路的超高速超宽带单比特模数转换器(ADC),芯片采用锁存型高灵敏度比较器实现单比特量化,采用数字鉴相方法实现多芯片时钟自同步,集成1：8 数据分接器以降低输出端口数据速率,极大地方便了系统应用。该芯片采用0.7 mm InP DHBT工艺实现,测试结果显示,芯片最高采样率达13 GS/s,模拟输入带宽大于18 GHz,输入灵敏度小于-25 dBm,功耗为1.4 W。该芯片解决国内缺乏单比特超宽带收发系统及单比特量化大规模天线系统中核心芯片的问题,与国外同类芯片相比,采用的自同步的同步电路,具有系统应用简单,可实现超高速采样时钟同步的特点,便于实现多通道同步采样。     

一种基于时间交织流水线架构的高速ADC设计

伴随着宽带雷达系统的发展,信号带宽越来越大,从而对模数转换器(ADC)的转换速度要求也越来越高。为满足宽带系统需求,需要ADC能够在数百兆甚至上GHz转换速度下实现较高精度的数据转换,这对ADC芯片设计提出了很高的要求。基于0.18 μm BiCMOS 工艺,设计了一种时间交织流水线架构的超高速ADC,前端采用一个超高速高精度跟踪保持器,转换核心采用四路并行流水线时域交织工作,内部集成多相位时钟控制电路。实测结果表明:该ADC芯片在800 MS/s 速度下性能良好,部分通道最高工作速度可达1.2 GS/s。     

基于FPGA的超高速时间交织ADC后台校准技术

针对时间交织模数转换器（TI-ADC）三项主要失配误差（采样时间间隔失配误差、偏移失配误差和增益失配误差）,提出一种基于FPGA的数字后台校准技术.失配误差值可通过校准算法得出,此校准算法基于统计近似的数学方法.反馈调节被用来减少TI-ADC的三项主要失配误差.此技术采用片外校准方式,校准算法在FPGA内部完成,校准调节电路在TI-ADC内部完成.实验结果表明：TI-ADC校准后与校准前比较,平均有效位数（ENOB）和平均无杂散动态范围（SFDR）分别提高0.58和11.28dBc,验证了该后台校准技术的有效性.     

8 bit 400 MS/s CMOS折叠插值结构ADC的设计

折叠插值结构是高速ADC设计中的常用结构。提出了一种新的在折叠插值结构ADC中只对THA进行时间交织的技术,可以在基本不增加芯片功耗和面积的情况下,使ADC的系统速度提高近1倍。位同步技术可以保证粗分和细分通路之间的同步,在位同步的基础上设计了新的编码方式。基于上述技术设计了8 bit 400 MS/s CMOS折叠插值结构ADC,核心电路电流为110mA,面积仅1mm×0.8mm,Nyquist采样频率下SNDR为47.2dB,SFDR为57.1dB。     

一种基于压缩感知的无冗余通道时间交织ADC随机化方法

在时间交织ADC结构中,本文基于压缩感知理论提出一种无冗余通道随机化方法.利用随机数决定当前通道ADC是否采样,当有多个通道ADC空闲时随机选择某个通道进行采样,实现时间交织ADC的欠奈奎斯特随机化采样.在此基础上,基于观测矩阵和正交匹配追踪算法对时间交织ADC的数据进行重建,获得完整的ADC量化结果.通过MATLAB...     

一种65nm CMOS工艺的6-bit时间交替ADC设计

描述了一种改进计时的基于65nm CMOS工艺的6位流水线模数转换器（ADC）实例。采用4个通道均由一个标有刻度的全动态流水线式二分查找 (PLBS)架构,并在折叠前端采用基于25%工作周期的计时同步方案,可将ADC转换率提高至3 GS/s,其功率损耗为4.1 mW。ADC实测结果,在低输入频率条件下测得的无杂散动态范围(SFDR)和信噪失真比（SNDR）分别为44.1和31.2 dB。与类似高速ADC相比,该设计将PLBS架构的速度提高了60%,同时也提高了ADC的功率效率。模数转换器原型核心电路面积为250 × 120 μm2。     

TI推出实现最高带宽的24位工业用新型ADC

日前，德州仪器(TI)宣布推出业界最高带宽的24位工业用模数转换器(ADC)，实现了DC精度与AC性能的突破性结合。ADS1271拥有50kHz的带宽，1．8μV／C的失调漂移以及高达109dB的信噪比(SNR)，进一步将工业、医疗及汽车应用中的高精度测量提升到了新的水平。     

基于空时编码的MB-OFDM超宽带通信系统

基于MB-OFDM（多带正交频分复用）超宽带通信系统上，采用了两种特殊的空时（频）编码结构来改善系统性能。仿真结果表明，在修正的S-V信道模型下，该系统增大了传输速率，基于空时分组编码（STBC）结构的超宽带系统在低信噪比情况下可以获得较好的分集增益，而基于预编码的空时频编码（STFC）的超宽带系统的BER性能比单天线系统的BER性能更加优异．     

一种基于40 nm CMOS工艺的40 Gbit/s低噪声跨阻放大器

采用40 nm CMOS工艺,设计了一个工作在40 Gbit/s数据速率的高速低噪声跨阻放大器(TIA)。为了同时兼顾噪声和带宽性能,创造性提出了一种多级串联跨阻放大器结构。输入级采用基于反相器结构的伪差分跨阻放大器,通过增加反馈电阻来减小输入电流噪声,第二级的前向运放用来抑制后级均衡器的噪声,第三级用连续时间线性均衡器(CTLE)对前级不足的带宽进行补偿,后面的三级限幅放大器(LA)对电压信号进一步放大。限幅放大器利用并联电感峰化技术和负跨导技术来提高带宽和增益。最终,信号由输出驱动器(OD)输出到片外,输出驱动器采用T-COIL技术。仿真结果表明,整条链路可以实现84 dBΩ和63 dBΩ的跨阻增益,带宽分别为31 GHz和34 GHz,输入电流积分噪声(rms)为1.75 μA。     

基于数据的超宽带SAR的运动补偿方法

基于超宽带SAR(UWB-SAR)回波数据估计多普勒调频率误差,为了准确提取和补偿该误差,本文提出了一种改进MapDrift(MD)自聚焦方法,消除了正侧闪烁和合成孔径长度太大造成的不利影响;通过插值拟合运动误差以及循环误差补偿弥补了子孔径数目有限、飞机速度估计过于离散的不足,实现了MD对二次以上高阶相位误差的补偿,使MD能够适用于复杂的飞行条件(如无人机)。实际UWB-SAR数据的补偿结果验证了该方法的有效性。     

一种基于65 nm CMOS工艺的10位10 MS/s SAR ADC

基于SMIC 65 nm CMOS工艺,设计了一种10位10 MS/s逐次逼近型模数转换器(SAR ADC)。采用全差分的R-C组合式DAC网络结构进行设计,提高了共模噪声抑制能力和转换精度。与全电容结构相比,R-C组合式DAC网络结构有效减小了版图面积。DAC中各开关的导通采用对称的开关时序,使比较器差分输入的共模电平保持为固定值,降低了比较器的失调电压,提高了ADC的线性度。在2.5 V模拟电源电压和1.2 V数字电源电压下,使用Spectre进行仿真验证,测得DNL为0.5 LSB,INL为0.8 LSB;在输入信号频率为4.990 2 MHz,采样频率为10 MHz的条件下,测得电路的有效位数为9.63位,FOM为0.04 pJ/conv。     

大规模FPGA的超宽带系统设计

超宽带(UWB)通信系统因为高速率、低功耗、宽带宽等特点受到广泛的关注,超宽带系统 直接使用脉冲来通信,无需使用载波,这使得可以使用全数字方式来实现超宽带系统,文章给出了在 超大规模FPGA Virtex-Ⅱ PRO XC2VP50上实现超宽带基带系统的完整解决方案,方案具有全数字、可 重用及可动态配置等特点。     

基于CSRR结构的双陷波超宽带天线设计

设计了一个基于圆环型互补开口谐振环(CSRR)结构的双陷波超宽带天线。通过在超宽带天线的辐射体上蚀刻圆环形CSRR结构实现了双陷波特性,对CSRR结构实现陷波特性的机理进行了分析。测量结果表明,天线在超宽带系统3.1~11.0GHz工作频段内的电压驻波比小于2,在WiMAX和WLAN频带内具有良好的陷波特性。天线体积较小,便于加工,适用于超宽带天线单元。     

用于CMOS图像传感器的12位低功耗单斜坡模数转换器设计

 本文提出了一种应用于CMOS图像传感器中的高精度低功耗单斜坡模数转换器(single slope analog-to-digital converter)设计方案.该ADC方案由可变增益放大器、前置预放大器和动态锁存比较器组成.相比现有的设计方案,本文提出的电路在不牺牲噪声性能的前提下,具有更低的功耗和更小的芯片面积.通过集成列并行的单斜坡模数转换器在最新设计的高精度高速CMOS图像传感器设计中,实验结果证明了设计的有效性.     

A 2.2 mW 1.75 GS/s 5 Bit Folding Flash ADC in 90 nm Digital CMOS

A 5 bit 1.75 GS/s ADC using a factor 2 dynamic folding technique is presented. The 2X folding lowers the number of comparators from 31 to 16, simplifies encoding and reduces power consumption and area. The comparators in this converter are implemented with built-in references and calibration to further reduce power consumption. INL and DNL after calibration are smaller than 0.3 LSB, with an SNDR of 29.9 dB at low frequencies, and above 27.5 dB up to the Nyquist frequency. The converter consumes 2.2 mW from a 1 V supply, yielding a FoM of 50 fJ per conversion step and occupies 0.02 ${hbox{mm}}^{2}$ in a 90 nm 1P9M digital CMOS process.      

基于高斯脉冲导数的正交UWB波形最优化设计

超宽带无线通信由于其在短距离高速率无线通信中的潜在应用已经引起了广泛的关注.超宽带信号要符合FCC发布的辐射掩蔽,并且要充分利用分配的频谱,这就要求合理的脉冲波形设计.本文分别采用4阶和5阶高斯脉冲导数,进行组合来合成用于UWB通信的脉冲波形,设计中采用归一化有效信号功率作为频谱利用的衡量标准,将波形设计问题转化成为线性规划问题,线性规划问题可以高效地求解,得到的波形具有很高的频谱利用率,并且4阶和5阶高斯脉冲导数合成的脉冲是相互正交的,可以进一步扩大通信的容量.