三值绝热计数器的开关级设计

为了降低多值逻辑电路的功耗,采用开关级设计技术设计一种新型三值绝热计数器.该方案以电路三要素理论为指导,并通过对多值计数器结构及工作原理的分析,分别推导出构成三值绝热计数器的三值绝热触发器、三值绝热正循环门、三值绝热进位电路的开关级函数表达式,利用具有不同阈值的NMOS管和交叉存贮型结构实现相应的电路.将所设计的计数器进行PSPICE模拟,结果表明,三值绝热计数器具有正确的逻辑功能及明显的低功耗特性.     

采用二相功率时钟的能量恢复型CMOS触发器设计

基于绝热开关或能量恢复技术, 提出了应用于低功耗系统的主从型绝热D触发器、SR触发器和JK触发器设计. 所 提出的这些电路工作于二相正弦功率时钟，这有助于降低功率时钟电路的设计难度. 通过接入两个与功率时钟相连的弱 nMOS管解决了输出悬空态问题. 电路采用传输开关作为逻辑输入模块, 消除了接地端, 因而具有更低的能耗.应用绝热JK 触发器，并以十进制加法计数器为例演示了能量恢复型时序电路的设计.通过采用0.5 μm 互补金属氧化物半导体(CMOS) 工艺参数的集成电路模拟程序(SPICE)模拟，结果验证了该触发器较之以往的设计具有更低的功耗.     

四轨输出四值触发器的研究

从分析二值和三值触发器的特点手，提出具有四轨输出的四值主从D型和T型触发器，经计算机模拟和通过测试由TTL门组成的实验电路表明，触发器能实现预定的逻辑功能。     

四值时钟竞争型边沿触发器的研究

利用时钟信号的竞争提出四值边沿触发器的设计方法,经计算机模拟比较二值触发器和四值触发器表明,四值边沿触发器具有正确的逻辑功能,其平均传输延迟时间与二值边沿触发器一致．     

四值时钟竞争型边沿触发器的研究

利用时钟信号的竞争提出四值边沿触发器的设计方法，经计算机模拟比较二值触发器和四值触发器表明，四值边沿触发器具有正确的逻辑功能，其平均传输延迟时间与二值边沿触发器一致。     

任意值触发器电路与寄存器的设计

采用自己研究出来的四值TTL门电路,设计出了四值RS触发器、D触发器和JK触发器.这些触发器可以用于构成四值时序电路,如计算机中的四值计数器、寄存器和存贮器等逻辑器件.     

基于差分逻辑的多值加法电路研究

该文提出了一种新的多值电流模电路高速运算系统的设计,电路用差分逻辑与双轨互补输入,使得信号电压摆幅小,电流恒定,从而使电路延迟减小。作为运算系统的一个应用,针对二进制符号数加法传统算法的不足,提出了基于差分逻辑多值电流模的基-2符号数加法器设计,实验结果表明与传统结构相比,该算法实现的电路速度更快、面积更小、动态功耗更少。     

新型电流型CMOS四值边沿触发器设计

提出3种应用于多值逻辑系统的电流型触发器设计,包括四值主从结构触发器、单闩锁单边沿触发器和单闩锁双边沿触发器.采用电流阈值控制技术简化这些电路的结构.单个锁存器的四值单边沿和双边沿触发器分别利用时钟信号的1个边沿和2个边沿后产生的窄脉冲使锁存器瞬时导通,实现取样求值.单闩锁结构的触发器不仅可以简化电路结构,更重要的是大大降低了电流型触发器的直流功耗.在保持相同数据吞吐量的条件下,应用双边沿触发器可以使时钟信号的频率减半,从而降低时钟网络的动态功耗.采用TSMC 0.25 μm CMOS工艺参数的HSPICE模拟结果验证了所提出设计方案的有效性.     

基于BiCMOS的高性能CML三值D型触发器的设计

结合电流模逻辑(current mode logic, CML)电路的高速低摆幅、抗干扰能力强、适合在高频下工作的优点以及BiCMOS电路高速大驱动的优点,设计了一种结构简单的基于BiCMOS的高性能CML三值D型触发器。采用TSMC 180nm工艺,使用HSPICE进行模拟。结果表明,所设计的触发器不仅具有正确的逻辑功能,且结构简单,与目前先进的三值D型触发器相比,平均D-Q延时降低95.6％～98.4％,PDP降低16.2％～96.8％,同时工作频率可高达15GHz,适合高速和高工作频率的应用。     

应用于多值逻辑的双传输管逻辑网络综合

为实现静态电压型多值逻辑电路, 提出了一种采用双传管逻辑(DPL)结构的设计方案及综合方法. 在该设计方案中,文字运算电路也是采用普通MOS管来实现, 而无需对阈值作任何的调整. 通过建立描述双传输管开关状态与信号之间相互作用关系的传输运算表示式,实现了对电路的有效综合. 对三值单变量函数电路、三值与/与非门、或/或非门、三值模3乘法器和三值T门的设计结果,验证了所提出方法的有效性. 在此基础上总结出了采用DPL设计三值电路的反演法则和对偶法则，使用这些法则可在不改变电路结构的基础上方便地得到相应的补函数和对偶函数电路, 从而增强电路的功能. 所提出的设计方法和法则可用于对三值复杂函数的综合.     

Structure and design method for pulse-triggered flip-flops at switch level

A kind of structure and a design method using transmission voltage-switch theory for pulse-triggered flip-flops were proposed, which are suitable for all kinds of pulse-triggered flip-flops and no extra techniques are needed to eliminate the switching activities of internal nodes. Based on the proposed structure and design technique, two pulsed flip-flops were implemented and simulated. The proposed pulsed flip-flops have simple circuit structures. HSPICE simulation shows that the proposed pulsed D flip-flop outperforms the conventional pulsed D flip-flop by 17.2% in delay and 30.1% in power-delay-product (PDP) and the proposed pulsed JK flip-flop has low power and small PDP compared with pulsed D pulsed flip-flops, confirming that the proposed structure and design technique are simple and practical.     

基于钟控传输门绝热逻辑电路的绝热FIFO设计

通过研究先进先出存储堆栈(FIFO)和钟控传输门绝热逻辑(CTGAL)电路工作原理及结构,提出了基于CTGAL电路的绝热FIFO设计方案.该方案运用绝热计算原理,基于晶体管级设计电路,有效避免了传统CMOS逻辑的FIFO必然遇到的亚稳态和异步信号处理等难题,实现了深度为16的基于CTGAL电路的绝热FIFO结构.HSPICE模拟结果表明,所设计的电路具有正确的逻辑功能,与基于有效电荷恢复逻辑（ECRL）的绝热FIFO相比较,电路平均功耗节省达71%.     

多值低功耗双边沿触发器设计

通过分析现有基于二值时钟的二值双边沿触发器的设计思想，设计了基于二值时钟的三值双边沿触发器。进一步利用多值时钟的多个跳变沿设计了基于三值时钟的三值双边沿触发器，充分利用了多值信号携带信息量大的优点，设计的三值双边沿触发器结构简单。模拟结果表明，设计的三值双边沿触发器具有正确的逻辑功能，并可以大幅降低功耗。     

MCS51单片机对电磁振动给料机的控制

介绍了以采用模数转换芯片A/D574A、过零触发器、MCS51单片机为主的控制系统对电磁振动给料机振幅的数据检测及处理方法.通过对其接口电路软件和硬件的分析,展示了该电路的实用性.     

基于AISG协议的便携式ALD控制器设计

针对天线线上设备(ALD)安装调试工具普遍存在效率低下、操作繁琐的问题,提出了一种符合AISG协议要求的便携式ALD手持控制器设计方案.该方案采用基于对数放大器的检波方法实现了接收灵敏度可调节的OOK通信电路,分析了AISG协议的设备扫描方式,设计了一种区分ALD设备类型的四叉树扫描算法,实现了对AISG总线上不同类型ALD设备的快速识别.结果表明,本设计方案符合AISG协议规范要求,控制功能完善,具有协议兼容性好和扫描速度快的优点.     

Optical pulse compression using a nonlinear optical loop mirror constructed from dispersion decreasing fiber

A novel scheme to compress optical pulses is proposed and demonstrated numerically, which is based on a nonlinear optical loop mirror constructed from dispersion decreasing fiber (DDF). We show that, in contrast to the conventional soliton-effect pulse compression in which compressed pulses are always accompanied by pedestals and frequency chirps owning to nonlinear effects, the proposed scheme can completely suppress pulse pedestals and frequency chirps. Unlike the adiabatic compression technique in which DDF length must increase exponentially with input pulsewidth, the proposed scheme does not require adiabatic condition and therefore can be used to compress long pulses by using reasonable fiber lengths. For input pulses with peak powers higher than a threshold value, the compressed pulses can propagate like fundamental solitons. Furthermore, the scheme is fairly insensitive to small variations in the loop length and is more robust to higher-order nonlinear effects and initial frequency chirps than th     

基于扫描升温模式的差示功率补偿绝热量热方法

为了解决传统绝热加速量热仪反应检测效率低、反应判断灵敏度不高、绝热性能受限的问题,提出差示功率补偿绝热扫描量热方法. 在实验样品分解反应的激发阶段,用扫描模式匀速升温,并采用基于扫描基线的两通道补偿功率差、温差和样品温升速率3种动态反应检测方法并行进行检测,以适应复杂工况的反应环境,提高反应检测效率和灵敏度;当判断发生反应后,结合差示功率补偿控制和基于恒温基线的动态绝热追踪,使样品实现接近理想的绝热反应过程. 以过氧化二叔丁基（DTBP）为实验对象进行实验验证,结果表明,与传统绝热加速量热方法相比,差示功率补偿绝热扫描量热方法在0.3~0.7 ℃/min的扫描速率范围内,能明显提高反应检测效率和灵敏度,并可以得到更准确的热分解特性参数和动力学参数.     

高灵敏度GNSS接收机频率合成器设计

为了提高全球卫星导航定位系统(GNSS)接收机的灵敏度,设计低相位噪声的小数频率合成器.通过分析灵敏度与相位噪声的关系,提出新的实现方案.该方案利用品质因数增强型可变电容减小压控振荡器(VCO)相位噪声,基于CMOS双D触发器单元的多模分频器和尾电流滤波的预分频降低带内相位噪声,充、放电流自校正且互补开关切换的电荷泵和带随机化抖动的Σ Δ调制器抑制杂散.该电路在0-18 μm CMOS工艺上实现.测试结果表明：提出的频率合成器能够接收所有的GNSS信号,输出的频率调谐范围达到58%,VCO增益变化小于±21%,当偏移频率为1 MHz时, 本振(LO)相位噪声低于-121 dB,最大功耗为117 mW.提出的小数频率合成器,已成功应用于高灵敏度GNSS接收机中,在GPS模式下灵敏度达到-157 dBm.