基于DSP的FPGA动态重构系统研究与设计

为了提高现场可编程门阵列（FPGA）的资源利用率,在介绍FPGA重构技术的原理和分类的基础上,讨论了Virtex-4系列FPGA的配置原理和动态重构的方法,并设计出数字信号处理器（DSP）配置FPGA的硬件方案来实现可重构系统。FPGA采用SelectMAP配置方式,实现配置逻辑的快速重构和局部动态重构,最后根据Virtex-4的配置流程和时序关系,给出了可重构系统配置的软件流程。经实验测试,该系统稳定可靠,可在1 s内完成5 Mbyte配置程序的动态重构。     

基于FPGA的动态可重构系统设计与实现

近年来,随着计算机技术的发展,尤其是现场可编程门阵列FPGA的出现,使实时电路重构成为研究热点.基于FPGA的重构系统具有自适应、自主修复特性,在空间应用中具有非常重要的作用.介绍FPGA可重构技术的分类以及动态可重构技术的原理,并在此基础之上选取Virtex-4系列FPGA给出一种动态重构的应用以及具体实现,即通过微处理器(ARM)结合多个FPGA,并采用一种新的边界扫描链方法对多个FPGA进行配置,从而实现局部动态可重构.这种实现方法具有较强通用性和适于模块化设计等优点.     

FPGA动态可重构技术原理及实现方法分析

FPGA动态重构技术主要是指对于特定结构的FPGA芯片,在一定的控制逻辑的驱动下,对芯片的全部或部分逻辑资源实现在系统的高速的功能变换,从而实现硬件的时分复用,节省逻辑资源。本文以SRAM FPGA的可重配置特性为基础,结合几种新型的动态重构FPGA芯片结构,分析了FPGA动态重构技术的原理,讨论了其实现方法。     

基于FPGA片上PowerPC实现动态重构

文章介绍了FPGA动态部分重构的实现原理及实现方法,以FPGA内嵌PowerPC处理器内核为基础,通过ICAP内部配置访问通道,控制可重构模块进行在线局部重构,完成了系统动态重构的流程,充分利用了系统的硬件资源,实现了部分动态重构技术在SOPC中的应用。     

FPGA动态局部可重构中基于TBUF总线宏设计

FPGA动态局部可重构技术通常将系统划分为固定模块和可重构模块,可重构模块与其他模块之间的通信都是通过使用特殊的总线宏实现的.总线宏的正确设计是实现FPGA动态局部可重构技术的关键.在研究了FPGA动态局部可重构技术中基于三态缓冲器(Tri-state Buffer,TBUF)总线宏结构的基础上,采用Xilinx ISE FPGA Editor可视化的方法实现总线宏的设计,并借助可重构硬件平台--XCV800验证板,通过设计动态可重构实验,论证总线宏设计的正确性.     

基于双FPGA系统的高速全局动态重构设计与实现

基于双FPGA芯片的可重构原型系统,提出一种系统高速全局动态重构设计方法。利用Xilinx Virtex-7系列FPGA的常规配置通道,使用一片规模较小的FPGA芯片作为重构控制器对大规模算法FPGA芯片实现全局动态重构。实验结果表明,系统重构时间小于60 ms,与常规FPGA逻辑下载方法相比,配置效率提高了2~3个数量级。     

SRAM型FPGA的SEU故障注入系统设计

在研究SRAM型FPGA配置存储器物理结构及配置结构的基础上,发现对FPGA配置文件中的帧数据进行0/1翻转可以实现配置存储器的人为翻转,从而来仿真FPGA的SEU效应.基于部分重构技术设计了一种针对SRAM型FPGA的SEU故障注入系统,通过ICAP来实现部分重构,不需要额外的硬件开销.故障注入系统在XUP XC2VP30开发板上实现,通过对三个FPGA典型设计进行SEU敏感性分析,验证了所设计系统的有效性,并验证了三模冗余的加固效果.     

基于流水线技术的可重构体系结构的研究与设计

目前,FPGA动态可重构技术大部分基于常规的SRAM FPGA平台,其主要的应用还停留在静态系统重构.真正意义上的动态重构系统由于其功能的连续性会受到重构时隙的影响,还处于研究阶段.重构时隙是实现动态重构系统的瓶颈问题.利用流水线技术和可重构技术,提出了一种动态可重构体系结构;采用AES算法对其进行仿真验证.结果表明,该结构有效地解决了动态重构系统中的重构时隙问题,可很好地应用到高速可重构体系结构设计中.     

FPGA 动态可重构技术原理及实现方法分析 覃祥

摘要:FPGA 动态重构技术主要是指对于特定结构的FPGA 芯片,在一定的控制逻辑的驱动下,对芯片的全部或部 分逻辑资源实现在系统的高速的功能变换,从而实现硬件的时分复用, ,节省逻辑资源。本文以SRAM FPGA 的可 重配置特性为基础,结合几种新型的动态重构FPGA 芯片结构,分析了FPGA 动态重构技术的原理,讨论了其实现 方法。     

可重构计算平台的硬件结构设计

针对现有可重构计算硬件平台配置时间长、灵活性受限的缺陷问题,介绍了一种基于PC机的FPGA可重构硬件平台结构的设计方法,该结构允许PCI总线快速重构,整个系统的硬件设计可以按以下两个部分进行设计:固定部分和可重构部分。最后在FPGA资源上的验证结果表明该设计能够有效实现FPGA的硬件重构,而且其物理硬件设计简单。     

Virtex-Ⅱ系列FPGA的回读与部分重配置

介绍了基于SRAM的Virtex-Ⅱ系列FPGA试验样板的系统功能,实现了对XQ2V3000FPGA的回读与部分重配置,并给出了JTAG接口下的时序,最后分析了试验的结果。结果表明,FPGA回读可以有效地检测FPGA是否发生了单粒子翻转,而部分重配置可以有效地降低FPGA发生翻转的累积效应,并修复系统功能。     

一种基于改进型游程编码的FPGA动态重构方法

在分析传统FPGA动态重构方法性能缺陷的基础上,创新性的提出了基于改进型游程编码的FPGA动态重构方法,并详细介绍了该方法的设计实现。与传统FPGA动态重构方法对比测试结果表明,基于改进型游程编码的FPGA动态重构方法不仅可以显著提高FPGA动态重构的速度,而且可以降低对程序存储器容量要求。目前,该技术已在重大工程项目中得到应用。     

基于System Generator的动态局部可重构设计方法

在动态局部可重构设计过程中,系统级设计到现场可编程门阵列（FPGA）硬件实现,还需要大量的寄存器传输级（RTL）硬件语言编写,导致设计效率下降的问题。针对该问题,以Xilinx公司最新提出的动态局部重构设计流程———早期获取部分可重构（EAPR）为基础,利用System Generator软件,提出一种动态局部重构的设...     

基于FPGA的嵌入式加固系统设计

针对空间辐照环境,设计了一款基于FPGA平台抗辐照加固嵌入式系统。通过对存储单元进行三模冗余设计和(12,8)汉明码EDAC编码设计进行加固。对MC8051 IP核、I2C IP核、判决器,EDAC编码解码器等模块进行部分动态可重构设计。使用ICAP接口进行回读对比和动态可重构操作。系统配置后,定时对其进行回读对比。当检测到FPGA发生单粒子翻转时,采用部分重配置消除单粒子影响,使系统恢复正常。     

Application of Global Dynamic Reconfiguration in Artificial Neural Network System based on Field Programmable Gate Array

Presented is a global dynamic reconfiguration design of an artificial neural network based on field programmable gate array （FPGA）. Discussed are the dynamic reconfiguration principles and methods. Proposed is a global dynamic reconfiguration scheme using Xilinx FPGA and platform flash. Using the revision capabilities of Xilinx XCF32P platform flash, an artificial neural network based on Xilinx XC2V30P Virtex-Ⅱ can be reconfigured dynamically from back propagation （BP） learning algorithms to BP network testing algorithms. The experimental results indicate that the scheme is feasible, and that, using dynamic reconfiguration technology, FPGA resource utilization can be reduced remarkably.     

一种新型的FPGA快速动态配置和远程加载技术

针对目前FPGA的动态配置和加载方法存在的速率低,在电磁环境恶劣的情况下加载不稳定的问题,在典型配置方法的基础上提出了一种利用于FPGA内部专用加载逻辑,采用状态机控制的新型的FPGA快速动态配置和远程加载的方法,详细介绍了该方法的硬件架构设计,动态配置软件设计和远程加载软件设计,实验证明该方法实现简单,稳定可靠、抗干扰能力强。     

基于模块局部可重构FIR滤波器设计

介绍了一种使用动态局部重构技术设计可重构FIR数字滤波器的方法,是一种注重面积效率高、灵活性强,允许动态插入或删除局部模块的方法,并在Xilinx Virtex-4 FPGA上实现.这种设计方法比传统的FIR滤波器的设计方法具有占用资源更少、重构时间更短、高速灵活性等优点.     

基于星地链路的FPGA在轨可重构设计

随着信号处理算法的发展,人们对航天用现场可编程门阵列（Field Programmable Gate Array, FPGA）提出了算法可更新的需求。而传统的固定算法模式已经无法满足要求,所以星上FPGA在轨可重构设计成为了解决这一问题的关键。提出了一种基于星地链路的FPGA在轨可重构设计方案。通过星地链路上载配置数据并将其存入电可擦除只读存储器（Electrically Erasable Programmable Read Only Memory, EEPROM）内,然后利用反熔丝器件对FPGA进行大规模算法重配置操作。这项设计方案已经通过了相关验证,同时也提升了星载FPGA的灵活性。     

Application of Remote FPGA Dynamic Reconfiguration System in LED Lighting

The dynamic reconfiguration technique based on field-programmable gate array (FPGA) can improve the resource utilization.Discussed are the dynamic reconfiguration principles and methods.Proposed is a remote dynamic reconfiguration scheme using Xilinx Virtex-II FPGA and SMCS Ethernet Physical layer transceiver(PHY).The hardware of the system is designed with Xilinx Virtex-II XC2V30P FPGA that embedds MicroBlaze and MAC IP core,and its network communication software based on transmission control protocol/Internet protocol (TCP/IP) protocol is programmed by loading LwlP to MicroBlaze. The experimental results indicate that the remote FPGA dynamic reconfiguration system(RFDRS) can switch freely in the eight lighting modes of light emitting diodes (LED),and that,using dynamic reconfiguration technology,FPGA resource utilization can be reduced remarkably,which is advantageous in the system upgrade and software update.