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相似文献
 共查询到11条相似文献,搜索用时 62 毫秒
1.
文中对SSL协议进行了椭圆曲线密码算法扩展,提高SSL协议的安全性和其性能.分析了组播通信在传输实时数据时存在的问题,并提出了一种利用AES加密实时数据,利用经ECC扩展后的SSL协议在通讯双方之间来交换传输数据时使用的AES密钥的思想,以保证在数据安全和实时性方面的要求,最后从连接效率和网络传输延迟时间两个方面对算法进行了测试.  相似文献   

2.
高级加密标准AES评判规则   总被引:1,自引:0,他引:1  
作为DES的替代标准,AES密码算法的选择已成为世人关注的热点问题.美国国家标准与技术协会(NIST)接受了15种候选密码算法的提案,并以统一的规则进行评判,选择优胜者作为AES的算法标准.AES的制定将会成为密码发展史上的又一里程碑.本文对其评判规则做出了简明的阐述.  相似文献   

3.
高级加密标准AES候选算法的比较   总被引:1,自引:0,他引:1  
通过了AES第2轮选拔的MARS、RC6TM、Rijndael、Serpent、TwoFish5种加密算法,每种算法各有千秋.作者从多种角度对以上5种算法进行比较,分析了各自的优缺点.  相似文献   

4.
一种AES密码算法的硬件实现   总被引:1,自引:1,他引:0  
介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点,在常规轮变换中提出一种加/解密列混合变换集成化的硬件结构设计,通过选择使用同一个模块,可以实现加密和解密中的线性变换,既整合了部分加/解密硬件结构,又节约了大量的硬件资源。仿真与综合结果表明,加/解密运算模块面积不超过25000个等效门,有效地减小了硬件实现面积,同时该设计方案也满足实际应用性能的需求。  相似文献   

5.
刘珍桢 《现代电子技术》2007,30(23):103-106
介绍AES算法的原理并阐述了明文分组和密钥长度都是128 b的情况下基于FPGA的设计和实现。结合算法和FPGA的特点,采用查表法优化处理了字节代换运算、列混合运算和密钥扩展运算。同时,为了提高系统工作速度,在设计中应用了流水线技术,但由于流水线结构不能用于反馈模式,因此,实现时使用的是电码本模式(ECB)的工作方式。利用QuartusⅡ开发工具给出仿真结果,时钟频率达70.34 MHz。最后做了应用分析。  相似文献   

6.
AES加密算法是一种的常规加密算法,其被广泛应用在商业和政府部门。本文研究了AES(Advanced Encryption Standard)算法,包括AES的具体加密、解密过程以及基于AMBA(高级微控制器总线架构)总线的硬件实现方法。本文还介绍了一种用仿真与采用Xilinx公司的Virtex-4 LX100 FPGA器件来快速验证AES算法硬件IP核的方法。  相似文献   

7.
梁旭  凌朝东  张丽红 《通信技术》2011,44(12):111-113,116
介绍了高级加密标准( AES,Advanced Encryption Standard)算法的原理,设计了一个能够实现初始密钥128位、192位和256位可选的AES加解密算法系统,以适应多种使用环境.实验结果表明了基于现场可编程门阵列(FPGA)可编程逻辑器件的实现方法提供了并行处理能力,达到设计所要求的处理性能基准.整个设计具有很强的实用性,运行稳定,且效果良好,可以被广泛应用于网络,文件等安全系统.  相似文献   

8.
在防空系统中,大量数据以明文形式存储于数据库和文件中。为了保障重要数据的安全性,需要对这些数据进行加密后再存储。讨论了数据库加密的方式和加密粒度,选择了高安全性能的AES算法作为加密算法。对AES算法的基本原理进行了介绍,并根据实际应用设计了加密/解密模块处理方法和流程。采用C++语言实现了AES算法的动态链接库,应用到防空系统的数据库加密和配置文件加密中。实现结果表明,该方法具有较高的安全性能,同时又易于实现,具有良好的推广价值。  相似文献   

9.
本设计主要介绍一种基于FPGA的AES硬件加密系统,实现电子数据的加密及存储。文中详细说明了AES加密算法的FPGA架构,AES核心算法的接口时序设计,AES加密存储器的硬件设计以及算法验证。硬件加密较之软件加密有实时性高、数据量大以及性能好的特点。FPGA开发周期短的特点与AES灵敏性好、实现效率高、安全性能高的优势相辅相成,为需要保密的电子数据提供更加可靠的保证。  相似文献   

10.
基于AES算法实现对数据的加密   总被引:1,自引:0,他引:1  
随着计算机与网络的广泛应用,数据传输量逐渐增加,数据加密变的越来越重要,在研究现代密码学技术的基础上。重点描述了AES算法原理及实现流程,通过实例详细说明其加密过程。  相似文献   

11.
AES密码算法的结构优化与实现   总被引:4,自引:0,他引:4  
对AES密码算法的结构进行了优化,并应用0.6μmCMOS工艺实现了AES加密/解密芯片。使用Ver-ilogHDL进行算法建模,采用自动综合技术完成版图设计。芯片支持加密/解密模式及所有3种密钥长度。已完成流片,测试的最高时钟频率为20MHz,128位、192位和256位密钥时的数据吞吐率分别可达49.2Mbps、41.3Mbps和35.6Mbps。  相似文献   

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