双蝶形高速脉冲压缩的FPGA实现

在对脉冲压缩原理分析的基础上提出了适应于FPGA实现的结构,采用了数据全并行基4双蝶形单元计算结构,极大地提高了蝶形运算的并行度,从而提高了脉冲压缩的速度.设计了合理的数据流程,以较小代价实现了和差两路数据的脉冲压缩.根据二相码的特点采用了奇偶点分开并行脉冲压缩方法保证了脉压的效果和速度.在系统时钟100 MHz时,完成4 K点的脉冲压缩只需67 μs.     

基于FPGA的高速浮点FFT的实现研究

研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth编码和3级Wallace压缩树的结构,浮点加法器中采用独立的定点加法器和减法器,使运算得以高速进行。RAM读/写时序和运算参数都可利用寄存器设置。本设计已在Cyclone-Ⅱ系列芯片EP2C8Q208中实现,200MHz主频下,采用外部RAM,完成1024点复数FFT只需750μs。     

基于AltiVec技术的浮点乘加单元的设计

Alti Vec技术是为提高PowerPC的向量处理能力而对PowerPC指令集体系结构的扩展;浮点乘加单元是向量处理单元的主要构成部分,设计一种基于Alti Vec技术的向量浮点乘加单元;在基本浮点乘加器的基础上,提出了java模式下对非规格化数的预规格化处理;设计采用了一种半并行的结构,与传统的全并行结构相比可以节省一半的硬件面积;时钟频率为266 MHz时,java模式下5拍可以完成,非java模式下4拍可以完成。     

基于FPGA自主控制浮点加减乘除控制器设计

为实现一种多浮点操作数乘法运算的自主运算控制器,提出了一种基于FPGA并行操作的硬连接电路的多浮点数乘法运算控制器及其时序控制的方法,该控制器对一条多浮点操作数乘法运算指令的命令字和多浮点操作数连续写入并存储,在内部时序脉冲作用下,可以自主完成读出浮点操作数执行乘法运算,写入存储多浮点操作数过程与执行乘法运算命令的过程能够并行进行;在控制器执行乘法运算命令过程中,系统可以读出执行命令过程中的中间结果和最终运算结果;论述了该控制器的电路构成和基本原理,分析命令字与多操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率为250MHz,从输入到输出端口最小延时是3.185ns,最大延时是15.336ns,且能够自主完成浮点数乘法运算。     

一种适用于DVB-T系统的新型FFT处理器设计

针对地面数字视频广播(DVB-T)系统中高速FFT处理器的设计要求,提出了一种新的基16/8混合基算法及其实现结构。采用单个基16/8复用的蝶形运算单元顺序处理,并通过减少乘法器数目,有效降低了硬件消耗;运算单元内部采用“基4+基4/2”级联流水线方式,大大加快了运算速度;此外,应用对称乒乓RAM结构提高了蝶算单元的连续运算能力;并且使用改进的块浮点防溢出机制,以保证运算精度。仿真和实现结果表明该设计具有良好的性能,完全满足实际应用要求。     

一种低延迟高吞吐率的浮点整型乘累加单元

针对目前浮点运算单元在处理向量点乘运算时存在数据相关性的问题,提出一种低延迟单周期的累加单元结构.该结构用于7级流水的可配置乘累加单元,可兼容双精度浮点、双单精度浮点以及32位有符号数,且能对后置模块进行操作数隔离与门控时钟的低功耗处理.在Viterx-4平台上实验结果表明,该结构具有高性能、低延迟、单周期完成数据吞吐等特点,与使用Xilinx浮点IP的设计面积相比,时间积减少30％以上.     

高效结构的多输入浮点乘法器在FPGA上的实现

传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满足高速数字信号处理的需求。本文提出了一种适合于在FPGA上实现的浮点数据格式和可以在三级流水线内完成的一种高效的多输入浮点乘法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据。     

结构优化的维特比译码器的实现方案

针对维特比译码器译码过程中速度制约的问题,设计了一种结构优化的维特比译码器。该结构通过蝶形单元的直通互连,使得在状态转移过程中不需要对路径度量值进行大范围存储,简化了路径度量值的存储与读取逻辑。并且可以根据不同的应用要求灵活配置蝶形处理单元的复用次数。最后,结合FPGA平台,利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现。综合实现结果表明,该译码器占用1 564个LUT单元,能够在100 MHz系统时钟下进行有效译码。     

一种高效结构的多输入浮点加法器在FPGA上的实现

传统的多输入浮点加法运算是通过级联二输入浮点加法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而越来越难以满足需要进行高速数字信号处理的需求。本文提出了一种适合在FPGA上实现的浮点数据格式和可以在四级流水线内完成的一种高效多输入浮点加法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试
试数据。     

基于FPGA自主控制浮点加减乘除控制器设计

为实现一种能够自主完成浮点数加/减、乘、除运算功能的浮点数算术运算执行控制器,提出了一种基于采用FPGA的并行操作设计硬连接的浮点算术运算控制电路及其时序控制方法,该控制器能够自动选择运算器,调整内部时序脉冲的时钟周期,自主完成操作数的配置并进行浮点数加/减、乘、法运算的功能,运算结果读到系统数据总线;论述了该控制器的电路构成和基本原理,分析操作数配置与运算器的选择,及内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;通过仿真综合测试可知,该控制器的最高频率可达132.426M,从输入端口到输出端口的延时数据为:最小延时是5.367ns,最大延时是18.347ns,耗用的IO输入输出端口占总资源的31.45%;并能够自动选择运算器,自主完成相应的算术运算。     

频域抽取多维向量基快速傅里叶变换

给出了频域抽取(DIF)多维向量基快速傅里叶变换(FFT)算法。对多维频域信号的每一维,采用向量基2频域抽取法,导出了快速算法蝶形运算的一般形式。该FFT算法适合于维数为任意整数的情况,当维数为1时,算法退化为著名的频域抽取向量基2 FFT算法。为了便于编程实现,以频域抽取3维向量基FFT算法为例,给出了快速算法实现流程,该流程易于向任意整数维推广。计算量比较结果显示,频域抽取多维向量基FFT算法比多维分离式FFT算法计算量低。     

整数DCT变换中变换基的通用生成算法

H.264是ITU与ISO联合共同开发的具有高编码效率、高压缩质量的视频新标准。整数变换是其提高压缩性能最主要的改进方法之一,基于同样的整数变换过程的变换基可以不唯一,因此在整数变换的理论确定后,寻找变换基是一件重要的工作,提出了一种通用的变换基生成算法。该方法通过分析整数DCT变换的原理,指出了整数变换矩阵应该满足的4个约束条件,以满足正交性约束为出发点,导出了整数矩阵元素之间的数量关系,并辅以另外3个约束条件,采用搜索的方法寻找变换基。实验结果表明,该算法在经过几十步的搜索后,就能找出所有可用的变换基,JVT参考模型用到的变换基也在其中。     

基于代表点与K近邻的密度峰值聚类算法

密度峰值聚类(density peaks clustering, DPC)是一种基于密度的聚类算法,该算法可以直观地确定类簇数量,识别任意形状的类簇,并且自动检测、排除异常点.然而, DPC仍存在些许不足:一方面, DPC算法仅考虑全局分布,在类簇密度差距较大的数据集聚类效果较差;另一方面, DPC中点的分配策略容易导致“多米诺效应”.为此,基于代表点(representative points)与K近邻(K-nearest neighbors, KNN)提出了RKNN-DPC算法.首先,构造了K近邻密度,再引入代表点刻画样本的全局分布,提出了新的局部密度;然后,利用样本的K近邻信息,提出一种加权的K近邻分配策略以缓解“多米诺效应”;最后,在人工数据集和真实数据集上与5种聚类算法进行了对比实验,实验结果表明,所提出的RKNN-DPC可以更准确地识别类簇中心并且获得更好的聚类结果.     

一种高性能R-LWE格加密算法的电路结构及其FPGA实现

随着量子计算机的发展,传统的公钥加密方案,如RSA加密和椭圆曲线加密算法(Elliptic curve cryptography,ECC）受到了严重威胁。为了对抗量子攻击,基于格的密码学引起了关注,其中环错误学习（Ring-learning with error,R-LWE）格加密算法具有电路实现简单、抗量子攻击等优点,在硬件加密领域具有极大的应用潜力。本文从硬件应用的角度,提出并实现了一种R-LWE加密方案中多项式乘法的并行电路结构,采用了数论转换（Number theoretic transforms, NTT）方法,并使用了两个并行的蝶形运算单元。结果表明在增加较少硬件资源的情况下,本文设计的算法提升了42%的运算速度。     

基于占空比优化的STATCOM预测功率控制策略

将基于占空比优化的预测功率控制（Predictive Power Control,PPC）策略应用于静止同步补偿器（Static Synchronous Compensator,STATCOM）中,来解决传统直接功率控制（Direct Power Control,DPC）策略中存在的功率脉动过大、开关频率不固定等问题。在分析STATCOM基本结构的基础上,结合实际数字处理系统离散运行的特点,推导出STATCOM系统的功率预测方程,并详细地分析了造成系统功率脉动过大现象的本质原因。根据查找表（Look Up Table,LUT）得到消除系统功率误差最优的电压矢量后,采用占空比优化的方式对该电压矢量进行幅值修正,构建了一个使k+1采样点功率跟踪误差最小为目标的占空比求取函数。基于多CPU的控制平台进行了STATCOM系统样机实验,实验结果表明所提PPC策略有效地抑制系统的功率脉动、恒定系统的开关频率,同时其保留了传统DPC策略高动态响应的优异特性。     

适用于分布式视频编码框架的整数离散余弦变换算法

鉴于H.264的整数离散余弦变换(DCT)算法及其量化方法复杂度高,难以直接应用于分布式视频编码(DVC)框架的现状,提出了一种基于大跨度定长(步长为2的正整数次方)量化的整数DCT算法及变换基生成方法。该算法充分地利用整数DCT基的可伸缩特性寻找最迎合硬件工作原理的变换基,在保证“小”变换基的同时将编码器的伸缩量化阶段“转移”到解码器一端以降低编码器复杂度。在“转移”过程中,该算法利用DCT系数饱和放大保证图像质量,利用DCT系数的溢出上限保证算法的可靠性,通过减小基偏差提高压缩性能。实验结果表明,与H.264对应模块相比,该算法的量化方式便于位平面提取,在图像质量达到准无损压缩的前提下将编码器的伸缩量化阶段的运算量缩减至16次整型常量加法运算,图像质量与压缩率的性价比提升了23.9%,适用于分布式编码框架。     

密度峰值聚类算法研究进展

密度峰值聚类(density peaks clustering, DPC)算法是聚类分析中基于密度的一种新兴算法, 该算法考虑局部密度和相对距离绘制决策图, 快速识别簇中心, 完成聚类. DPC具有唯一的输入参数, 且无需先验知识, 也无需迭代. 自2014年提出以来, DPC引起了学者们的极大兴趣, 并得到了快速发展...     

多线程串口类在微型涡轮机控制中应用

微型涡轮机是一低排放微型燃气轮机系统,可广泛应用于发电系统、冷热电联产以及混合电动汽车等领域.微型涡轮机的DPC(数字功率控制器)部分负责对发电机功率进行控制,并有标准RS232用户串行通信接口,可用计算机直接控制或通过Modem进行远程遥控.考虑到多机并行工作及控制实时要求,采用VC 多线程串口类CSerialPort类开发了基于Windows监控程序,按照带CRC16校验的通信协议,实行对微型涡轮机可靠的控制和维护.     

基于多智能体的多机群网格模型

在由多计算机机群构成的网格环境下,为了实现数据并行型计算,提出了一个基于多智能体机制的网格开发模型.给出了由多计算机机群组成的网格、逻辑计算机机群、数据并行型计算和一系列Agent的定义.利用管理智能体、独立计算智能体、协同计算智能体以及协同计算组之间的协同计算机制来实现数据并行型计算.描述了网格计算过程.实践表明,该模型有效地适应了多机群网格环境的异构性、动态性等特性,提高了计算资源的利用率.该模型适合于基于网格的并行型计算.     

一种基于二叉胖树模型的并行FFT算法

二叉胖树网络结构是一种易于实现蝶式计算的网络拓扑结构，基于这一特点，首先构造了一种二叉胖树的逻辑模型，并提出了一种基于该模型的并行快速傅立叶变换算法。该算法使得进程间有良好的负载平衡，相对于串行算法来说，大大降低了时间复杂度。在集群系统和MPI环境下，给出了该算法的实现及实验数据分析。