高速同步串行接口的设计与实现

采用自顶向下的设计方法,对高速同步串行接口电路进行了详细的研究.在寄存器配置单元中,通过多参数的设置实现高速同步串行接口的可配置,使用灵活,兼容性强.利用VHDL语言对SSC接口电路进行描述,并通过仿真和验证.采用TSMC 65nm工艺库,总线时钟为150MHz时,最大数据传输速率可达75Mbit/s,面积为11868 um2,功耗为416.8uW,很好地满足了设计要求,可广泛应用于数字信号处理系统中.     

基于ⅡC1.0的时钟芯片应用程序设计

在对串行实时时钟芯片X1203内部结构和工作特性作基本介绍的基础上，设计出用单片机的通用I／0口线虚拟I^2C总线来实现与时钟芯片的串行接口电路以及利用虚拟I^2C总线软件包VIIC设计时钟芯片X1203的应用程序。     

基于RocketIO的SATA物理层高速串行传输实现

高速数据传输是硬盘存储系统设计的一个重点和难点,针对Virtex-4系列FPGA内嵌的RocketIO收发器模块,设计应用于SATA物理层的高速串行数据传输电路。对SATA物理层功能要求进行分析,描述RocketIO收发器的内部结构特点和工作原理,详细讨论基于RocketIO收发器的SATA物理层电路逻辑设计,重点介绍RocketIO收发器的时钟控制和复位的配置。实验结果表明:采用RocketIO收发器进行高速串行传输设计,符合SATA物理层设计要求,并提高系统的集成度和可靠性,为SATA接口的固态硬盘开发奠定基础。     

智能仪器仪表中数字温度实时时钟功能的设计

提出一种全部使用串行接口芯片实现的数字温度和实时时钟电路,采用单总线数字式温度传感器DS18B20进行温度测量,用串行实时时钟芯片DS1302获取实时时钟,温度和时间通过三线式串行接口液晶模块显示,微控制器采用STC12C2052单片机.电路具有接口简单、体积小、精度高和价格低等特点,可广泛用于智能仪器仪表中.     

BRDF测量系统中高速串行接口的设计

本文探讨了BRDF测量系统中利用串行接口芯片EZ-USB FX2实现PC机与光谱仪之间的高速串行通讯.给出了系统组成原理,USB接口芯片EZ-USB FX2 CY7C68013的功能介绍和基于"Slave FIFOs"方式实现高速串行通讯的软硬件设计方法.     

基于IIC1.0的时钟芯片应用程序设计

在对串行实时时钟芯片X1203内部结构和工作特性作基本介绍的基础上,设计出用单片机的通用I/O口线虚拟I~2C总线来实现与时钟芯片的串行接口电路以及利用虚拟I~2C总线软件包VIIC设计时钟芯片X1203的应用程序。     

基于IIC1.0的时钟芯片应用程序设计

在对串行实时时钟芯片X1203内部结构和工作特性作基本介绍的基础上,设计出用单片机的通用I/O口线虚拟I2C总线来实现与时钟芯片的串行接口电路以及利用虚拟I2C总线软件包VIIC设计时钟芯片X1203的应用程序.     

2.5Gb/s 16:1复用器电路设计

本文采用0.18μm CMOS工艺设计了用于2.5Gb/s收发器系统的16:1复用器电路.该电路采用数模混合的方法进行设计,第一级用数字电路实现16:4的复用,第二级用模拟电路实现4:1的复用,从而实现16:1的复用器.该电路采用SMIC0.18μm工艺模型,使用Virtuoso AMS Simulator工具进行了仿真.仿真结果表明,当电源电压为1.8V,温度范围为O~70℃时,电路可以工作在2.5b/s,功耗约为6mW.     

CMOS、TTL数字电路芯片应用技巧

在数字化时代里,数字电路无处不在,对于数字电路的设计,不但必须保证电路逻辑的正确性,还要保证运行的可靠性,这就应该在电路设计中注意数字电路芯片的应用技巧。CMOS芯片应用技巧CMOS芯片具有功耗低、输入阻抗高、工作电压范围宽、抗噪声能力强、可靠性高等特点,在许多电子设备中占有重要一席。1 同一封装内的同样CMOS集成电路并联使用。CMOS电路和TTL电路相比,有很多优点,但它的驱动能力比TTL要差。为了解决这一问题,可以将同一封装内的同样CMOS集成电路并联使用,这样可以大大提高CMOS芯片的     

软件无线电架构的导航接收机模拟前端设计

针对基于超外差或低中频的传统导航接收机模拟前端电路功能复杂、功耗高、不利于单片集成等问题,基于模拟最小化,数字最大化的思想,通过芯片内部集成高增益射频放大器、低功耗的高速模数转换器、低抖动的时钟锁相环,创新性地设计并实现了一款基于软件无线电架构的接收机模拟前端电路。通过55 nm CMOS工艺电路设计、版图设计、仿真及硅流片验证,测试结果表明该接收机前端电路各模块功能正常,实现了单个模拟接收通道处理多模导航信号,极大地降低了模拟电路的规模及功耗并成功应用于一款多模导航SoC芯片中。     

基于USB设备的全数字时钟恢复单元设计

针对通用串行总线(USB)全速设备中的常用时钟恢复方法存在精度差、成本高的问题,设计一种适用于USB全速设备的全数字时钟恢复单元。包含用于从USB总线数据中提取时间信息的模块,以及数字控制振荡器,能够克服因芯片工作条件不同而产生的不良影响。该设计采用全数字电路的设计流程,使用标准单元库进行逻辑综合和布局布线,设计结果满足USB协议要求。     

基于FPGA的MDDI数据处理电路实现

介绍了一种基于FPGA的MDDI(mobile display digital interface)数据处理电路设计;基于单片集成AM-OLED驱动控制芯片的设计需求以及并行数据总线在移动显示设备上存在的不足,设计了MDDI数据处理电路;MDDI作为一种高速串行移动显示数字接口标准,具有连线数量少,信号传输可靠性高,低功耗等特点,广泛应用于移动显示终端领域;所设计的MDDI Type2主端数据处理电路采用两级状态机控制内部电路,主状态机用于控制从状态机的状态切换,从状态机则用于实现MDDI数据的生成;通过加入可配置寄存器,实现对数据包生成和接口模式的控制;采用Verilog语言编写RTL级代码实现MDDI Type2数据处理电路软核;使用Xilinx工具综合的结果表明,该数据处理电路能够支持480-RGB×320、26万色的AM-OLED显示屏,数据传输速率可达180 Mbps,其性能指标满足系统设计要求。     

A 1.4‐Gbps intra‐panel interface with low‐power and low‐EMI schemes for Tablet PC applications

An intra‐panel interface addressing all of the high‐speed, low‐power, and low‐electromagnetic interference (EMI) requirements for tablet personal computer applications is presented. This work proposes an adaptive clock window scheme to achieve 1.4‐Gbps data‐rate. For EMI suppression, data scrambling, horizontal blank period pattern scrambling, and novel clock and data recovery circuit are introduced. Lastly, for power‐saving, the proposed interface dynamically biases source driver's output buffers and employs early charge sharing by controlling the configuration data. For verification, a WQXGA thin‐film transistor liquid crystal display system is implemented with the timing controller and source driver ICs that are fabricated using 65‐nm and 180‐nm complementary metal‐oxide semiconductor (CMOS) processes, respectively. The liquid crystal display system demonstrates maximum operation speed of 1.4 Gbps and suppression of EMI noise in LTE Band‐20 and GSM 850 bands. The proposed power‐saving schemes achieve 4.3% reduction in total power consumption by source driver IC, which reaches about 85% of power consumption by enhanced reduced‐voltage differential signaling interface circuit.     

基于SATA接口的并行CRC32算法研究

在CRC校验基本原理及传统串行运算的基础上,介绍了一种快速并行CRC32算法,该算法运算简单、易于硬件实现。与SATA协议结合,设计了基于SATA接口的CRC32数据校验处理模块,该模块处理速度快、输出延时小,能够达到SATA接口实时处理的要求。最后,通过Quartus II开发平台及VHDL硬件描述语言,对SATA协议中帧结构传出的数据进行了仿真,验证了此算法的正确性及优越性。     

一种串行时钟芯片的I2C总线接口电路设计

设计一种串行时钟芯片的I2C总线接口电路.分析I2C总线协议的原理,采用自顶而下的设计方法,首先给出电路的整体框图,然后重点说明一些主要电路的设计.电路在0.6um CM0S工艺上实现,经SPICE仿真,结果表明电路达到了预期的设计要求.     

基于串行DAC8420芯片的模拟量输出卡设计

DAC8420是4路12位DAC芯片,具有功耗低、转换速度快和精度高的特点;同时,其与微处理器的I/O接口采用高速串行连接方式,简化了硬件电路设计.在介绍该芯片内部组成结构的基础上,给出一种多类电信号输出采集卡的软硬件设计,并对系统中的抗干扰措施给予一定的介绍.     

一种高速延时无关同异步转换接口电路

针对传统片上系统设计同步时钟引起的功耗大、IP核可重用性差等缺点,提出一种可用于多核片上系统和片上网络的快速延时无关同异步转换接口电路.接口由采用门限门的环形FIFO实现,移除了同步时钟,实现了数据从同步时钟模块到异步模块的高速传输,支持多种数据传输协议并保证数据在传输中延时无关.基于0.18μm标准CMOS工艺的Spice模型,对3级环形FIFO所构成的传输接口电路进行了仿真,传输接口的延时为613ps,每响应一个传输请求的平均能耗为3.05pJ?req,可满足多核片上系统和片上网络芯片速度高、功耗低、鲁棒性强和重用性好的设计要求.     

异步子字并行乘累加单元的设计与实现

异步电路能很好地解决同步集成电路设计中出现的时钟扭曲和时钟功耗过大等问题。本文采用异步集成电路设计方法设计了一款32位异步子字并行乘累加单元,并在0.18μm工艺条件下实现了该单元。通过使用特殊的部分积译码电路,该乘累加单元能支持多种子字并行模式,适用于多媒体处理。评测结果表明,异步乘累加单元的性能和功耗指标均优于采用同样结构的同步乘累加单元。