新型低相位噪声时钟合成器

德州仪器公司(TI)宣布推出一款新型低相位噪声时钟合成器CDC7005 ,它具有倍频、分频及抖动清除等功能 ,可为板级设计者优化定时性能 ,从而使板级空间缩小70 %。这种新型的集成芯片不仅降低了板级成本 ,而且还可减少大量分立组件的数量。利用CDC7005可实现压控晶体振荡器(VCXO)与参考时钟的同步 ,该器件内部集成了低噪声相位/频率检测器、高精度充电泵、可编程除法器、运算放大器以及具有除法选项的1:5差分时钟缓冲器。该器件的低相位噪声性能非常有益于包括A/D -D/A转换器、串/并转换器、ASIC及要求高精度参考定时的数字信号处理器(…     

时钟抖动和相位噪声对数据采集的影响

随着采样频率和A/D变换器位数的增加,时钟抖动和相位噪声对数据采集系统性能的影响更加显著.从相位噪声的双边带功率谱密度出发,详细分析了相位噪声和周期间抖动之间的联系,指出了相位噪声的不同频段对周期间抖动的影响,讨论了数据采集信噪比与时钟抖动和相位噪声之间的关系;并通过仿真给予定量的计算,对时钟源和数据采集系统的设计提供了一些建议;最后,利用某雷达数据采集系统进行实验,给出了相关实验结果.     

完美的时序：用抖动与相位噪声测量做时钟分频

随着时钟速度和通信信道都运行在更高的频率上，精确抖动与相位噪声测量变得更加重要，虽然对它们的控制也变得更困难更昂贵。一些实用的技巧和意见有助于对这些问题的处理。     

高速宽带锁相环的相位噪声影响研究

介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。     

时钟抖动和相位噪声对采样系统的影响

随着直接中频采样的更高分辨力数据转换器的上市，系统设计师必须对低抖动时钟电路做出有助于性能与成本折衷的抉择。制造商用来规定时钟抖动的很多传统方法并不适用于数据转换器，或者说，充其量也只能反映问题的一部分。如果对时钟电路的规范和设计没有恰当的了解，你就不能实现这些数据转换器的最佳性能。     

低抖动时钟产生电路设计

相位噪声和抖动是考量周期信号性能最常用的2个指标。介绍了相位噪声和抖动的概念,详细分析了两者之间的联系,设计了一个低抖动的标频时钟模块,测试结果表明均方根（RMS）周期抖动≤250 fs。     

美国国家半导体推出业界相位噪声最低的时钟抖动滤除器系列产品

美国国家半导体公司（National Semiconductor）宣布推出一系列全新的时钟抖动滤除器,该系列产品拥有业界最低的相位噪声和均方根抖动性能：在12kHz与20MHz之间的均方根抖动只有111飞秒（fs）；若输出频率为184MHz，锁相环的宽带噪声基底则只有-162dBc／Hz。对于无线和有线通信系统、测试和测量设备、医疗成像系统、     

时钟偏斜补偿电路设计与实现

时钟系统的稳定性直接决定了在不同操作环境下时钟偏斜值的大小,并影响芯片的可靠性,因此讨论了时钟偏斜补偿电路的设计与实现技术,为提高时钟系统的稳定性并提高在不同操作条件下的可靠性,从电路设计、版图实现的角度采取了有效措施,有效提高了芯片的可靠性。     

时钟抖动对A/D变换器采样性能的影响

时钟抖动时是影响ADC性能指标的重要因素。本文首先给出了时钟抖动和相位噪声的定义,并分析了二者之间的换算关系;然后给出了时钟抖动对A/D变换器的影响;最后结合某工程中的实测数据验证了时钟抖动对A/D变换器性能的影响。     

锁相环在处理器时钟设计中的应用

文章先进讲述了锁相环的基本原理以及相关的数学基础，接着介绍了经典锁相环在高性能处理器时钟产生中的应用，并对模拟压控振荡器的类型以及噪声类型及其抑制两方面作了小结，随后介绍了新发展的全数字锁相环在时钟产生的应用，最后总结全文对两种锁相结构性能特征以及锁相技术发展趋势作了介绍。     

适用于HDTV的低抖动时钟电路

采用高速鉴频鉴相器、抗抖动电荷泵和差分对称负载延迟单元优化结构,综合分析环形振荡器各类噪声模型,设计了一种适用于HDTV的低抖动时钟电路。芯片采用SMIC 0.35μm标准CMOS工艺,3.3 V电源电压。在一定测试环境下,输出30 MHz时钟信号抖动σ仅为10.4 ps,能很好地满足电路设计要求。     

专用集成电路设计中的时钟偏移分析

目前的专用集成电路设计中，时钟偏移对同步数字电路的影响越来越大，它也越来越受到高速电路设计者的关注。因此如何解决它给电路带来的不利影响成了设计中的重要挑战。本文分析了时钟偏移的产生机理，然后提出了怎样使用CTS在时钟树中插入不同驱动能力的缓冲器，以平衡时钟网络，最后还分析了如何利用有用的时钟偏移来改善电路的时序。     

时钟畸变对多级移位寄存器的影响及其消除技术

本文分析了时钟畸变对移位寄存器的影响 ,提出了几种消除技术 ,并分析了它们的适用场合。     

基于电路裁剪的统计时钟偏差估计方法

随着集成电路特征尺寸的不断缩小,工艺偏差引起时钟偏差的不确定性,导致时钟偏差呈现出一定的统计特性。分析了哪些时钟路径可能会成为最长、最短路径,提出了一种基于电路裁剪的统计时钟偏差估计方法,可以快速估计时钟偏差的统计特性。实验结果表明,提出的算法可以在很小的精度损失下提高电路模拟的速度。     

一种非零偏差时钟网布线算法

特定的非零偏差时钟网比零偏差时钟网更具优势,它有助于提高时钟频率、降低偏差的敏感度.文章提出了一种新的非零偏差时钟树布线算法,它结合时钟节点延时和时钟汇点位置,得到一个最大节点延时次序合并策略,使时钟树连线长度变小.实验结果显示,这种算法与典型的最邻近选择合并策略相比较,可以减少20%～30%的总连线长度.     

相位噪声及其测试技术

本文简要阐述了相位噪声的概念及其表征,并对相位噪声和相位噪声测试方法进行了分析,并在此基础上提出了一种新的相位噪声测试方法——基于带通采样的中频频谱分析法。     

差分环形振动器的相位噪声与时间抖动研究

基于差分环形振荡器的相位噪声理论,详细介绍了相位噪声、时间抖动的定义,提出了相位噪声的计算公式,并推导了由相位噪声到时间抖动的换算公式。实施了Matlab和Spectre联合仿真,结果验证了计算公式的准确性。相位噪声在环路带宽外的计算值与Spectre仿真值的绝对误差不超过2.35 dB;时间周期抖动计算值与Spectre仿真值的绝对误差为1.847 ps,可对低相位噪声的差分环形振荡器设计提供参考和指导。     

CMOS环形振荡器的噪声分析

在CMOS射频集成电路的设计中，分析振荡器的相位噪声是非常重要的。文章以射频段的一种环形振荡器为例，在时间域，用小信号模型深入分析，得出了设计射频段环形振荡器时进行李产分析的一般方法和分析模型。由此方法得到的结果和仿真结果相符合。     

超低相噪光电振荡器及其频率综合技术研究

该文提出一种基于级联相位调制器的注入锁定光电振荡器及其频率综合系统。该文提出的光电振荡器利用相位调制实现调制器输出光谱展宽并保持光纤中传播功率恒定,降低光纤非线性效应引入的强度噪声。采用双输出MZI级联平衡探测器的结构完成相位调制到强度调制的转化,提高系统的信噪比,实现频率为9.9999914 GHz、边模抑制比大于85 dB、10 kHz频偏相位噪声为–153.1 dBc/Hz的超低相位噪声信号输出。此外,还基于所提出的超低相位噪声光电振荡器构建了宽带、高性能频率综合系统。联合DDS和PLL的混合锁相技术,所提出频率综合器的输出频率成功覆盖5.9～12.9 GHz,相位噪声达到–130 dBc/Hz@10 kHz,杂散抑制比优于65 dB,跳频时间小于1.48 μs。