一种低功耗14位10MS/s流水线A/D转换器

基于0.6μm BiCMOS工艺,设计了一个低功耗14位10MS/s流水线A/D转换器.采用了去除前端采样保持电路、共享相邻级间的运放、逐级递减和设计高性能低功耗运算放大器等一系列低功耗技术来降低ADC的功耗.为了减小前端采样保持电路去除后引入的孔径误差,采用一种简单的RC时间常数匹配方法.仿真结果表明,当采样频率为10MHz,输入信号为102.5kHz,电源电压为5V时,ADC的信噪失真比(SNDR)、无杂散谐波范围(SFDR)、有效位数(ENOB)和功耗分别为80.17dB、87.94dB、13.02位和55mW.     

一种CMOS超高速主从式采样/保持电路

基于65 nm CMOS工艺,设计了一种新型的CMOS主从式采样/保持电路。采用全差分开环主从式的双通道采样结构,提高了电路的线性度。采用负电压产生技术,解决了纳米级工艺下电源电压低的问题。采用Cadence Spectre软件对电路进行仿真分析。仿真结果显示,在1.9 V电源电压、相干采样下,当输入频率为1.247 5 GHz,峰-峰值为0.4 V的正弦波信号,采样率为2.5 GS/s,负载为0.8 pF时,电路的无杂散动态范围(SFDR)为78.31 dB,总谐波失真(THD)为－75.69 dB,有效位为11.51位,可用于超高速A/D转换器中。     

12 bit 200 MS/s时间交织流水线A/D转换器的设计

介绍了一款应用于无线收发系统的12 bit 200 MS/s的A/D转换器(ADC).流水线型模数转换器是从中频采样到高频采样并且具有高精度的典型结构,多个流水线型模数转换器利用时间交织技术合并成一个模数转换器的构想则是复杂结构和能量利用率之间的折中选择.采用了时间交织、流水线和运算放大器共享等技术,既提高了速度和精度,也节省了功耗.同时为了减小时序失配对时间交织流水线ADC性能的影响,提出了一种对时序扭曲不敏感的采样保持电路.采用SMIC 0.13 μm CMOS工艺进行了电路设计,核心电路面积为1.6 mm×1.3 mm.测试结果表明,在采样速率为200 MS/s、模拟输入信号频率为1 MHz时,无杂散动态范围(SFDR)可以达到67.8 dB,信噪失真比(SNDR)为55.7 dB,ADC的品质因子(FoM)为1.07 pJ/conv.,而功耗为107 mW.     

一种14位100 MS/s的流水线模数转换器

设计了一种14位100 MS/s的流水线模数转换器(ADC)。采样保持电路与第1级2.5位乘法数模转换器(MDAC1)共享运放,降低了功耗。提出了一种改进的跨导可变双输入开关运放,以满足采样保持和MDAC1对运放的不同要求,并消除记忆效应和级间串扰。ADC后级采用5级1.5位运放共享结构。基于0.18 μm CMOS工艺,ADC核心面积为1.4 mm²。后仿真结果表明,在1.8 V电源电压下,当采样速率为100 MS/s、输入信号频率为46 MHz时,ADC的信噪比(SNR)为82.6 dB,信噪失真比(SNDR)为78.7 dB,无杂散动态范围(SFDR)为84.1 dB,总谐波失真(THD)为-81.0 dB,有效位数(ENOB)达12.78位。ADC整体功耗为116 mW。     

12位20MS/s流水线ADC的研制

流水线结构是高速高精度ADC的首选.通过对流水线ADC的结构、MDAC电路进行了研究;提出新型采样保持开关;设计了12位20 MS/s采样率流水线ADC,并基于SMIC0.35μm混合CMOS工艺进行流片实现,测试结果表明,在测试仪器只有10位精度的情况下SFDR=65 dB,SNDR=56 dB,SNR=56.9 dB,ENOB=9.1 bit,最后对测试结果进行分析.     

14位50MS/s100mW0.18μm CMOS流水线ADC

实现了一种14位40MS/s CMOS流水线A/D转换器(ADC)。在1.8V电源电压下,该ADC功耗仅为100mW。基于无采样/保持放大器前端电路和双转换MDAC技术,实现了低功耗设计,其中,无采样/保持放大器前端电路能降低约50%的功耗,双转换MDAC能降低约10%的功耗。该ADC采用0.18μm CMOS工艺制作,芯片尺寸为2.5mm×1.1mm。在40MS/s采样速率、10MHz模拟输入信号下进行测试,电源电压为1.8V,DNL在±0.8LSB以内,INL在±3.5LSB以内,SNR为73.5dB,SINAD为73.3dB,SFDR为89.5dBc,ENOB为11.9位,THD为-90.9dBc。该ADC能够有效降低SOC系统、无线通信系统及数字化雷达的功耗。     

一种用于高速ADC的采样保持电路的设计

设计了一个用于流水线模数转换器(pipelined ADC)前端的采样保持电路.该电路采用电容翻转型结构,并设计了一个增益达到100dB,单位增益带宽为1 GHz的全差分增益自举跨导运算放大器(OTA).利用TSMC 0.25μm CMOS工艺,在2.5 V的电源电压下,它可以在4 ns内稳定在最终值的0.05%内.通过仿真优化,该采样保持电路可用于10位,100MS/s的流水线ADC中.     

用于12bit250MS/s流水线ADC的运算放大器设计

设计了一种应用于12 bit 250 MS/s采样频率的流水线模数转换器(ADC)的运算放大器电路.该电路采用全差分两级结构以达到足够的增益和信号摆幅;采用一种改进的频率米勒补偿方法实现次极点的“外推”,减小了第二级支路所需的电流,并达到了更大的单位增益带宽.该电路运用于一种12 bit 250 MS/s流水线ADC的各级余量增益放大器(MDAC),并采用0.18 μm 1P5M 1.8 V CMOS工艺实现.测试结果表明,该ADC电路在全速采样条件下对于20 MHz的输入信号得到的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,整个ADC电路的功耗为320 mW.     

一款带8选1MUX的14位2.5GS/s D/A转换器

本文介绍了一款带8选1MUX的14位2.5GS/s D/A转换器。该转换器采用了“5+9”分段PMOS电流舵结构,偏置电路保证PMOS电流源阵列能够在PVT（温度、电源电压、工艺角）变化的条件下获得较大的输出阻抗。高速8to1 mux电路采用了3级结构,采用恰当的数据选择时序,提高了数据合成的可靠性。D/A转换器输入数据的高5位译码器中加入了DEM功能改善了D/A转换器模拟输出的动态性能。本文所述的带8选1MUX功能的14位2.5GS/s D/A转换器内嵌在一款高性能DDS电路中,流片的实测结果显示在时钟2.5GHz下, MUX和D/A转换器工作正常,输出信号在1GHz带宽范围内,SFDR> 40dB。与目前国际上已发表的非模拟重采样结构的D/A转换器（即没有采用“归零”或“四开关”这些模拟重采样结构）相比,本文介绍的D/A转换器具有较高的时钟频率（2.5GHz）和较好的高频SFDR性能(>40dB, up to 1GHz)。     

一种12位50MS/s CMOS流水线A/D转换器

采用TSMC 0.18μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器（ADC）。为了减小失真和降低功耗,该ADC利用余量增益放大电路（MDAC）内建的采样保持功能,去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依然能有较好的线性度;利用数字校正电路降低了ADC对比较器失调的敏感性。使用Cadence Spectre对电路进行仿真。结果表明,输入耐奎斯特频率的信号时,电路SNDR达到72.19 dB,SFDR达到88.23 dB。当输入频率为50 MHz的信号时,SFDR依然有80.51 dB。使用1.8 V电源电压供电,在50 MHz采样率下,ADC功耗为128 mW。     

用于生物医学成像的多通道流水线数字化电路设计

针对生物医学成像中前端读出电路多通道以及要求高速数字化的特点,设计了一个16通道的流水线数字化电路.整个电路由模拟多路选择器、单端转差分电路、8-bit 25Ms/s 1.5bit/stage流水线ADC以及数据输出模块组成.模数转换和数据输出在两相邻时间窗口内采用流水线方式进行.电路采用TSMC 0.18μm mixed signalCMOS工艺实现.电路仿真结果表明,流水线ADC的DNL为-0.62/0.67LSB,INL为-0.39/0.72LSB,SNR为45.99dB,ENOB为6.03bit,该电路能够在两个相邻时间窗口内完成16通道的信号数字化并输出,满足系统设计要求.     

18bit 20MS/s流水线ADC架构及行为级模型设计

为了设计出满足高端仪器仪表、电子通信设备等应用需求的高速高精度模数转换器(Analog-to-Digital Converter,ADC),提出了一种精度为18 bit、采样率为20 MS/s的流水线ADC架构。使用Verilog-A语言对每一级流水级中的子模数转换电路(Sub-Analog-to-Digital Converter,Sub-ADC)、乘法数模转换电路(Multiplying Digital-to-Analog Converter,MDAC)等关键电路进行建模,进而搭建出该ADC的整体行为级模型,并基于Cadence的Spectre仿真平台进行仿真验证。在理想情况下,得到的有效位数(Effective Number of Bits,ENOB)为18.01 bit,信噪失真比(Signal to Noise and Distortion Ratio,SNDR)为110.44 dB,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为122.41 dB,验证了所设计的流水线ADC的架构和行为级模型的正确性。在加入运放有限增益、电容失配等非理想因素后,该Verilog-A行为级模型也有效反映出非理想因素对电路性能的影响。将行为级模型与数字校准算法联合仿真,证明了所设计的数字算法能够有效降低非理想因素对电路性能产生的影响。     

A reconfigurable two-stage cyclic ADC for low-power applications in 3.3 V 0.35 µm CMOS

This article presents a reconfigurable pipeline analog-to-digital converter (ADC) using a two-stage cyclic configuration. The ADC consists of two stages with 1.5 effective bit resolution, two reference circuits for voltage and current biasing, and a clock generator and timing circuit. Throughout the development of this ADC, several techniques were combined for reducing the power consumption as well as for preserving the converter linearity. To reduce the power consumption, the circuit has a single operational trans-conductance amplifier shared by both pipeline stages. To keep conversion linearity, circuits such as the bootstrapped complementary metal-oxide semiconductor (CMOS) transmission gates and a robust comparator topology were implemented. The circuit can be configured to perform conversion between 7 and 15 bit resolutions, and it works with the master clock frequency in the range of 1 kHz to 40 MHz. The circuit has been prototyped in a 3.3 V 0.35 µm CMOS process and consumes 14.1 mW at 40 MHz and 8 MSample/s sampling rate. With this resolution and sampling rate, it achieves 60.1 dB SNR, 56.57 dB SINAD and 9.1 bit ENOB at 0.666 MHz input frequency and 53.6 dB SNR, 52.4 dB SINAD and 8.6 bit ENOB at 3.85 MHz input frequency. The technological FOM obtained was 13.2 A s/m².     

A Single Analog-to-Digital Converter That Converts Two Separate Channels (I and Q) in a Broadband Radio Receiver

An analog-to-digital converter (ADC) architecture that simultaneously converts two channels is presented. The ADC is intended for use in portable broadband radio receivers that employ in-phase (I) and quadrature (Q) signal paths and will provide an optimal combination of low cost, low power, and high performance. The architecture is pipeline based and employs two separate first stages followed by shared stages for the remainder of the pipeline. A clock generation system for generating all of the required nonoverlapping clock phases is also presented. A prototype ADC with 10 bit resolution and a 40 MHz sample rate that employs the proposed ADC architecture has been fabricated using a 90 nm all-digital CMOS process and occupies an area of 1.727 mm² for a per-channel area of 0.864 mm². The measured performance for the two-channel ADC is a peak signal-to-noise ratio (SNR) and signal-to-noise-plus-distortion ratio (SNDR) of 58.4 dB and 56.5 dB, respectively, and differential nonlinearity (DNL) and integral nonlinearity (INL) of -0.48/+0.58 LSB and plusmn1 LSB, respectively, with a power dissipation of 50 mW (including analog, digital, and clock generator power) from a 2.5 V supply (1.2 V for the digital section), giving a per-channel power dissipation of 25 mW.     

用于14位1.25 GS/s ADC的跨导运算放大器

设计了一种用于14位1.25 GS/s 流水线ADC的全差分的跨导运算放大器(OTA)。采用带正反馈和增益自举电路的套筒式两级混合密勒补偿结构,并在传统密勒补偿结构基础上增加了带一组调零电阻的辅助密勒补偿结构。这两种补偿结构使得频率补偿更加灵活。对OTA的零极点进行理论分析和整体传递函数解析,再进行传递函数重构,进而实现了高增益、大带宽和高相位裕度。仿真结果表明,该OTA的增益带宽积大于17 GHz,开环增益大于94 dB。该OTA完全满足14位1.25 GS/s流水线ADC的性能要求。     

基于MATLAB的新型Pipeline ADC的建模和仿真

在MATLAB/Simulink的平台上,设计并实现了一种新的10 bit Pipeline ADC的系统仿真模型.针对2 bit,共9级的结构的精度不足以及4 bit首级结构的功耗较大的特点,提出了一种首级3 bit,共8级的结构.这种结构可以实现精度和功耗的平衡.经过系统仿真,在输入信号为10 MHz,采样时钟频率为40 MHz时,系统最大的SNR=60.36 dB,SFDR=82.177dB.创建的系统模型可为ADC系统中的误差和静态特性研究提供借鉴.     

0.13 μm CMOS 60 dB SFDR的8 bit 250 MS/s模数转换器

论述了一种高速度低功耗的8位250 MHz采样速度的流水线型模数转换器(ADC).在高速度采样下为了实现大的有效输入带宽,该模数转换器的前端采用了一个采样保持放大器(THA).为了实现低功耗,每一级的运放功耗在设计过程中具体优化,并在流水线上逐级递减.在250 MHz采样速度下,测试结果表明,在1.2 V供电电压下,所有模块总功耗为60 mw.在19 MHz的输入频率下,SFDR达到60.1 dB,SNDR为46.6 dB,有效比特数7.45.有效输入带宽大于70 MHz.该ADC采用TSMC 0.13μm CMOS 1P6M工艺实现,芯片面积为800 μm×700μm.     

12bit10MS/s流水线结构模数转换器

介绍了12 bit,10 MS/s流水线结构的模数转换器IP核设计。为了实现低功耗,在采样电容和运放逐级缩减的基础上,电路设计中还采用了没有传统前端采样保持放大器的第一级流水线结构,并且采用了运放共享技术。瞬态噪声的仿真结果表明,在10 MHz采样率和295 kHz输入信号频率下,由该方法设计的ADC可以达到92.56 dB的无杂散动态范围,72.97 dB的信号噪声失调比,相当于11.83个有效位数,并且在5 V供电电压下的功耗仅为44.5 mW。     

一种0.18μm数字工艺的12bit 100MS/s流水线型ADC设计

描述一个基于TSMC 0.18μm数字工艺的12 bit 100 Ms/s流水线模数转换器的设计实例。该模数转换器采用1.5bit每级结构,电源电压为1.8V。包括十级1.5 bit/stage和最后一级2bit Flash模数转换器,共产生22bit数字码,数字码经过数字校正电路产生12 bit的输出。该模数转换器省去了采样保持电路,电路模块包括:各个子流水级、共模电压生成模块、带隙基准电压生成模块、开关电容动态偏置模块、系统时钟生成模块、时间延迟对齐模块和数字校正电路模块。为了实现低功耗设计,在电路设计中综合采用了输入采样保持放大器消去、按比例缩小和动态偏置电路等技术。ADC实测结果,当以100 MHz的采样率对10MHz的正弦输入信号进行采样转换时,在其输出得到了73.23dB的SFDR,62.75dB的SNR,整体功耗仅为113mW。     

14 bit 50 ms/s 0.18 μm CMOS pipeline ADC based on digital error calibration

Described is a 14 bit 50 MS/s CMOS four-stage pipeline A/D converter (ADC)-based on a digital code-error calibration. The proposed calibration technique measures the capacitor mismatch errors of the front-end multiplying DAC (MDAC) with the back-end pipeline stages while the measured code errors are stored in memory and corrected in the digital domain during normal conversion. The calibration needs the increased power dissipation and chip area of 1.4 and 10.7 , respectively, compared to a 14 bit uncalibrated conventional pipeline ADC. The prototype ADC fabricated in a 0.18 um CMOS process occupies an active die area of 4.2 mm² and consumes 140 mW at 1.8 V and 50 MS/s. After calibration, the measured DNL and INL of the ADC are improved from 0.69 to 0.39 LSB and from 33.60 to 2.76 LSB, respectively.