跳频频率合成器频率转换速度和频谱纯度的研究

将DDS和PLL两种优缺点互补的技术结合在一起，优化设计了一种DSP控制的DDS PLL跳频频率合成方案，采用了自适应精确预置技术，从而进一步缩短了环路锁定时间，提高了频谱纯度。     

直接数字频率合成器中杂散的分析

对直接数字合成器中各类杂散源进行了讨论,详细分析了因取样和量化形成的杂散,提出敢各类杂散在最坏的情况下的幅值计算方法,为直接数字频率合成器的设计计算提供了新的途径。     

跳频频率合成器中混沌现象的研究

混沌是非线性系统中一种复杂动力学行为,锁相环频率合成器是在跳频通信中被广泛采用的一个非线性负反馈控制系统,其中混沌的存在影响了频合成器的频谱纯度。本文从杂散的角度出发对锁相跳频频率合成器中混沌现象进行了研究.提出了环路混沌的数学模型,导出了环路的微分方程,用Melnikov方法证明了频率合成器中混沌的存在,并给出了产生混沌的条件。     

UHF频段跳频频率合成器的研制

本文给出了一种新颖的UHF频段锁相式跳频频率合成器,具有宽的频带,跳频的频率捕获时间小于0.5毫秒,可用于500跳/秒的中高速跳频电台。     

伪随机序列快速跳频频率合成器的研制

军用跳频通信系统为了提高抗干扰能力和达到高的通信性能,要求跳频频率合成器具有高的跳频速度、低的相位噪声和杂散电平,同时输出频率按照伪随机序列跳变.本文介绍了一种伪随机序列快速跳频频率合成器.本跳频频率合成器采用直接数字频率合成技术(DDS)和锁相频率合成技术(PLL)相混合的形式产生高精度、高稳定的频率输出.该频率合成器的输出频率按m序列快速跳变,输出信号带宽为:350～510MHz,相位噪声优于-90dBC/Hz/1KHz,杂散电平优于-60dB.该频率合成器能应用于军用跳频通信系统,改善通信系统的抗干扰能力.     

降低电荷泵锁相环频率合成器的杂散分析

为了改善锁相环频率合成器的杂散,分析了电荷泵锁相环频率合成器杂散的表征形式以及产生的原因,并提出了5种降低杂散的方法,最后通过ADS软件进行了仿真.仿真结果表明:在改变参数为原先的50%的情况下,减小分频比来降低杂散的效果最为明显,可以减小3.823 dB,而减少环路极点则相对弱一些,只减小了1.605 dB.在工程实践中借鉴这些方法可设计出符合杂散需求的频率合成器.     

数字频率合成器设计分析

介绍频率合成的基本概念及频率合成器的技术指标,对设计的频率合成器的主要工作原理及性能进行分析.     

Design and Implementation of Frequency Synthesizer

直接数字频率合成(DDS)是一种以固定的精确时钟源为基准,利用数字处理模块产生频率和相位均可调的输出信号的技术.为实现直接数字频率的合成,以美国lntel公司的DDS芯片8254和ATEML公司的芯片AT89C51为核心部件,给出一款频率合成器的设计方案.用户通过拨码开关输入所需频率信号的数据,利用单片机寻址相应的频率控制字,输入DDS芯片内核,通过改变调用ROM表中频率控制字的地址,来实现输出频率跳变的目的,同时在DDS输出端增加一个低通滤波器和放大器,可达到抑制杂散同时对输出信号进行放大,最终得到所要求的输出波形.     

频率合成器的设计与实现

直接数字频率合成(DDS)是一种以固定的精确时钟源为基准,利用数字处理模块产生频率和相位均可调的输出信号的技术.为实现直接数字频率的合成,以美国Intel公司的DDS芯片8254和ATEML公司的芯片AT89C51为核心部件,给出一款频率合成器的设计方案.用户通过拨码开关输入所需频率信号的数据,利用单片机寻址相应的频率控制字,输入DDS芯片内核,通过改变调用ROM表中频率控制字的地址,来实现输出频率跳变的目的,同时在DDS输出端增加一个低通滤波器和放大器,可达到抑制杂散同时对输出信号进行放大,最终得到所要求的输出波形.     

应用于频率综合器的多模分频器设计

该文给出了应用于频率合成器的多模分频器实现,电路采用了中芯国际65nm工艺,工作电压为1.2V.整个分频电路是基于源耦合结构实现的2/3双模分频器,可实现的分频模数范围为128 -1 023.仿真结果表明,在输入差分正弦电压峰峰值大于400mV的情况下能对600MHz -4GHz频率范围内的信号实现分频.     

一种单片机控制下的锁相频率合成器的设计

用单片机控制大规模集成锁相环频率合成电路来构成多频点频率合成器，使大规模集成锁相环频率合成电路的功能得到充分发挥。主要介绍该合成器的构成及关键件电路，并阐述了单片机控制系统的硬件结构及软件设计方法。     

用于频率综合的电荷泵锁相环电路设计

在阐述了锁相环频率综合的工作原理、分析和设计方法的基础上,结合环路稳定性和相位噪声两方面因素对锁相环电路进行了建模及分析。采用安捷伦公司的ADS软件对锁相环进行了系统设计及仿真,并采用Cadence公司的Spectre-RF系列软件进行了锁相环具体电路设计和仿真。采用该方案设计的锁相环输出频率范围18.15 23 GHz,相位噪声-90 dBc/Hz,锁定时间小于5μs。     

基于DDS技术的计算机干扰器的设计与实现

介绍了基于直接数字频率合成(DDS)技术的内置式计算机干扰器系统,该系统以单片机为控制核心,将蒙特卡洛算法产生的伪随机序列,写入数字化、可编程的DDS芯片作为控制字,实现输出的噪声调制.     

短波接收机数字锁相频率合成器的设计

提出了基于DDS/PLL混合的频率合成器的设计方案,给出了主要的硬件选择,并且对该频率合成器的杂波抑制和相位噪声进行了分析,最后对样机的性能进行了测试,结果表明该频率合成器具有很好的性能,可应用于短波接收机中。