确定主从JK触发器次态的方法

讨论了主从JK触发器“一次变化”的由来及根据“一次变化”的概念确定主从JK触发器次态的方法。     

确定非正常触发主从JK触发器次态的一种简单方法

通过对非正常触发时主从JK触发器可能出现的工作波形的详细分析,归纳出了非正常触发时确定主从JK触发器次态的简单方法。     

新型CMOS JK触发器

该文以双反相器闩锁电路为基本存贮单元,采用开关级设计方法设计出一种新型的CMOS JK触发器。与传统设计相比,新设计具有较简单的结构、较少的元件以及较快的工作速度。     

TTL主从JK触发器在CP脉冲升降沿的工作特性研究

TTL主从JK触发器在时钟脉冲下降沿会出现输出状态异变，本文对这一问题进行了研究。     

基于MOBILE的JK触发器设计

介绍了一种新型量子逻辑单元电路——单稳双稳转换逻辑单元及其工作原理,在此基础上探讨并设计了以MOBILE为基本单元电路的具有同步置位复位功能的边沿型JK触发器电路,从而丰富了量子电路中触发器的类型     

基于MOBILE的JK触发器设计

介绍了一种新型量子逻辑单元电路--单稳双稳转换逻辑单元及其工作原理,在此基础上探讨并设计了以MOBILE为基本单元电路的具有同步置位复位功能的边沿型JK触发器电路,从而丰富了量子电路中触发器的类型.     

主从型D触发器的无效功耗分析

对主从型 D触发器的功能及时序进行分析 ,证明了该类型触发器无效功耗的存在 ;文章建立了无效功耗的数学模型 ,并通过对典型应用电路的理论推导和计算机模拟 ,验证了这一结论的正确性。分析无效功耗的目的是为了采取措施消除其影响 ,文中提出的数学模型对低功耗 VL SI设计有着重要的价值。     

基于去抖动的JK触发器实验设计

JK触发器是一种功能完善且应用很广泛的触发器。在实验中,JK触发器实验虽然用Protues软件仿真能顺利完成,但是在实验箱上连接电路却不能得到预期的正确结果,这是开关抖动造成的。在此引入一种改进的电路:在时钟信号产生电路中引入由基本RS锁存器构成的去抖动电路,其可以有效地消除触点抖动造成的实验结果错误和误触发,得到与理论完全一致的结果。     

提高施密特触发器性能的简单方法

我们在教科书中看到的经典的施密特触发电路具有一定的抗噪声的能力,例如在位置传感电路(图1(a))中用作磁性敏感头前端的施密特触发电路。我们可以用R_1和R_2,或者用R_2,和     

双阶跃JK触发器和多阶跃时序电路

本文首先分析双阶跃ＪＫ触发器完成的功能，推出它的特征方程，并设计其电路，然后用该触发器设计多阶跃时序电路。     

基于QCA的双边沿JK触发器的实现

量子元胞自动机(Quantum-dot Cellular Automata,QCA)是一种有望替代传统半导体晶体管的新型纳米器件.本文提出了一种改进的双边沿触发结构及其相应的JK触发器电路,用概率转移矩阵(Probabilistic Transfer Matrix,PTM)分析该触发结构,结果表明该结构较以往的可靠性更高.同时利用模块垂直堆叠方法来优化了JK触发器电路,新结构电路较之前的电路元胞数和整体面积均有所减少.     

基于AERL的低功耗绝热JK触发器的研究

提出了一种低功耗的绝热JK触发器电路。在绝热AERL(Approved Energy Recovery Logic)反相器电路的基础上,提出了AERL反相器级联及AERL JK触发器的实现方法。在0.5微米PTM工艺下用Spice工具对提出的电路进行了模拟仿真。结果显示与传统的CMOS JK触发器和ECRL JK触发器相比,AERL JK触发器具有更低的功耗。     

同步JK触发器门级建模仿真讨论

同步JK触发器是“数字电路与逻辑设计”课程中重要的一种触发器单元。但目前教材给出的同步JK触发器的翻转状态是值得商榷的。关于同步JK触发器的仿真方面,网上的一些资料较为混乱,很多资料上对于JK触发器直接采用教科书上的结论进行行为级建模,虽然避免了初始状态的影响,但并不能真正反应JK触发器的真正功能。也有人采用与非门例化的方法对其进行门级建模,但仿真输出一直为一个不确定的状态。本文通过加入复位信号,使得触发器的当前状态为一个确定状态,从而能正确仿真。仿真和分析表明,翻转状态是值得商榷的,教科书也应据此进行更改。     

基于74LS112JK触发器的抢答器设计

根据JK触发器在每个时钟脉冲作用时间内，其状态只变化一次，而且不同引脚都可以使触发器状态发生改变的特性，给出了用JK触发器来设计抢答器的设计方法及仿真，同时给出了用74LS112JK触发器设计抢答器的最优设计方法及思路。     

关于三值维持阻塞JK触发器的研究

提出了一种具有在输出的三值维持阻塞ＪＫ触发器电路，描述了该触发器电路的设计，对由ＴＴＬ门电路组成的试验电路进行了计算机模拟和测试，结果表明，该触发器能实现预定的功能。     

具有抗差分能量攻击性能的JK触发器设计

通过对传统触发器结构和旁道攻击密码系统原理的研究,提出一种具有抗差分能量攻击性能的JK触发器设计方案。首先,根据双轨预充逻辑电路交替处于预充阶段与求值阶段的特点,结合触发器的特征方程,推导出具有抗差分能量攻击性能的JK触发器的状态方程;然后,根据场效应管宽长比对数据传输速率的影响,采用灵敏放大型逻辑,得到相应的触发器电路结构。HSPICE模拟验证表明,所设计电路具有正确的逻辑功能。与传统JK触发器比较,该结构具有显著的抗差分能量攻击性能。     

基于JK触发器的12归1计数器的设计与实现

触发器是数字电路的基本逻辑单元之一，也是构成各种时序电路的最基本逻辑单元。文中给出了基于JK触发器来设计十二归一计数器的设计和实现方法，并通过EWB软件进行了仿真。     

TTL JK边沿触发器在CP脉冲边沿的工作特性研究

TTL JK边沿触发器在CP脉冲边沿会出现输出状态异变现象.本文分析了异变的原因,提出了对CP脉冲上升时间和下降时间的要求条件.     

证明功率MOSFET低泄漏的简单触发器电路

图1中的新颖电路表示出当代典型的功率MOSFET有极低的栅极泄漏电流。你会发现，在适当干燥的环境中，这些器件可以保持自身状态数天之久。工作中，如果MOSFET Q1关断，负载（也许是一个灯或蜂鸣器）将Q1漏极拉到接近12VDC电源电压。R2将C1充至接近相同电压。     

分析时序逻辑电路的快捷方法

分析时序电路在写出状态方程组之后,过去采用代入法列出状态表,对于有m个状态量的电路,有m×2~m个方程式待代入计算,而且“0”与“1”两个数码重复出现是枯燥的,易出现疲劳错漏,且难以校核.另外,所列的状态表往往按二进制排列,翻译成状态图或时序图查阅亦费力.