基于 Camera Link 接口的高帧频数字图像采集显示系统

设计了基于 FPGA 的嵌入式图像采集显示系统,并对该系统采用的接口协议、匹配端口和软硬件架构进行了研究.给出了系统各个功能模块的设计方法,对系统中接口模块的信号时序和图像数据缓存处理架构进行了软件编写及仿真.实验结果表明:满足了降低成本、节约空间、提高系统稳定性和工作带宽的要求.     

基于SOPC的高帧频数字图像采集显示系统

为了代替PC机对高帧频数字图像进行实时采集显示,使用片上系统(SOC)和可编程片上系统(SOPC)的设计方法,设计了基于NiosⅡ软核的嵌入式图像采集显示系统。依据系统功能需求设计出系统架构,给出了系统各个功能模块的设计方法,对系统中接口模块的信号时序和图像数据缓存处理架构进行了软件编写及仿真。描述了应用该系统所进行的高帧频图像采集显示实验,并分析了系统性能。实验结果表明:对于帧频高达1 230帧/s、分辨率为128×128的图像源,该系统可以对其进行实时的采集显示。满足了降低成本、节约空间、提高系统稳定性和工作带宽的要求。     

高帧频CCD数据采集处理系统的设计

针对某高帧频CCD相机的设计要求,提出一种可行的CCD数据采集处理方法.由FPGA为CCD、A/D变换器提供控制信号,利用多通路数据传输的结构实现了高速图像数据的同步采样,并由高速A/D芯片AD9942实现数据的模/数转换.创新性地将控制信号和数据缓存集成在一片FPGA上,仿真结果能够很好地实现CCD高速数据采集处理.     

基于千兆网的多路异步串行数据光传输系统

针对使用电缆传输多路异步串行数据的诸多不足,介绍了一种基于千兆以太网格式的多路异步串行数据光传输系统.主要概述了该系统的组成结构、终端信号的获取、数据处理单元的工作原理和光电转换过程,并写明了系统各部分使用的主要芯片.     

基于千兆以太网的机载雷达数据采集系统设计

针对高速机载雷达数据传输的实际需求,设计了一种基于千兆以太网的高速机载雷达数据采集系统。系统以现场可编程门阵列(FPGA)为控制中心,采用FPGA 内部的两片高速FIFO 实现对高速雷达数据无缝缓存与传输。同时,采用FPGA 内部的千兆以太网MAC 控制器将FIFO 中的数据读取及处理,最终,通过RJ-45 接口将数据上传到上位机。地面测试结果表明:系统能够对传输速率为360 Mb/ s 高速串行雷达数据进行采集,并上传到上位机,验证了基于千兆以太网的高速机载雷达数据采集系统设计的可靠性与稳定性。     

千兆网综合布线系统

千兆网的应用需要高性能综合布线系统的支持。结合千兆网综合布线系统的布线标准和测试标准,本文对千兆网综合布线系统设计中的线缆选型和测试等重要环节进行了探讨。     

基于FPGA的千兆以太网分布式数据传输技术

提出了一种新型的分布武千兆以太网并行传输方案.该方案充分利用了FPGA并行处理、灵活性高的特点,在FPGA中用硬件语言实现了4路千兆以太网控制器,并行数据传输速度高达4 Gbit/s,能对带宽在200 MHz以内的宽带信号进行无失真采样和实时传输.与传统方案相比.该系统具有硬件开销低、可靠性高、小型化、可远程传输等特点.     

基于CPLD的高帧频CMOS相机驱动电路设计

依据Micron公司MI-MV13型高帧频互补金属氧化物半导体(CMOS)图像传感器驱动控制时序关系,设计了高帧频相机驱动控制时序.选用Actel公司复杂的可编程逻辑器件及其开发系统,并利用硬件描述语言实现了驱动时序及控制时序.实验表明,设计的控制驱动时序完全能满足图像传感器的要求.     

一种高帧频数字相机实时显示系统的研制

针对高帧频数字摄像机没有模拟输出,不能在普通的视频监视器上显示的问题,研究设计了一种用于高帧频数字摄像机的实时显示系统.利用FPGA实现相应的转换控制,实现方法是将数字摄像机输出的图像数据,首先进行Camera Link标准到TTL标准的转换,转换后的数据存储在FPGA中的双端口存储器中.然后对存储器中的图像数据按一定标准进行读取,并经过数/模转换产生模拟信号,叠加符合国家标准的视频同步信号,最后转换成为标准视频信号,可在普通监视器上显示图像.另外变换后的信号有利于远距离传输,并且可使系统调光时采用普通视频信号检测.采用此种小型系统能使非标准摄像机应用得到进一步扩展.     

高帧频视频图像预处理电路的设计与实现

针对高帧频图像传感器所获取的模拟视频图像在模数转换中所遇到的问题,设计了视频图像预处理电路.该电路通过阻抗匹配、视频放大、视频箝位、同步分离、同步切割、低通滤波及直流偏置调整与驱动等主要环节,不仅消除了图像采集中产生的各种噪声信号,而且将模拟视频图像信号调整到模数转换器所要求的动态范围内.实验结果表明,通过所设计的视频预处理电路所得到的图像具有时延小、质量好、清晰稳定、信噪比高的优点.     

基于SOPC技术的GigE接口X光图像采集系统

设计并实现了一个医学成像设备专用的千兆以太网接口X光图像采集系统。该设计采用SOPC技术,使用Altera公司的三速以太网IP核和自定义以太网打包模块,实现了千兆以太网传输。测试表明,该系统性能稳定,传输速度高,有效地满足了X光机系统的要求。     

基于SOPC的以太网远程数据采集系统设计

针对测控系统中设备分散,检测环境恶劣的情况,设计了一种基于SOPC的以太网远程数据采集系统。系统采样基于NiosⅡ软核的SOPC架构,以μC/OS-Ⅱ嵌入式实时操作系统为软件运行平台,以LWIP为以太网通信协议,实现了远程数据采集和以太网传输及控制。整个系统在CycloneⅡ EP2C35开发板上实现并通过验证,实验结果满足设计要求并具有较好的应用前景。     

基于FPGA的LVDS转千兆以太网适配器的设计及应用

星载光谱仪的数据接口为LVDS接口,为快速地将其转换为地面民用设备,设计了LVDS转千兆以太网适配器。适配器采用FPGA为主控芯片,接收光谱仪发送的串行的图像数据,并将其封装为以太网帧格式,然后通过网口芯片传输给上位机;同时适配器接收上位机发送的命令数据,并转发给光谱仪。实验结果表明,适配器在传输速率为43Mbps时,连续运行48小时,误码率为0,在实验室条件和自然条件下均能稳定传输数据,可作为光谱仪的转换接口。     

基于千兆以太网的高速数据传输系统设计

介绍了千兆以太网接口以及TCP/IP协议,提出了几种设计方案,讲述了一种使用FPGA和MAC软核建立千兆以太网的方法。实验证明,这种方法稳定性好、传输带宽高、额外成本低,适用于大多数高速数据传输系统,是一种成本低、性能优越、可靠性高的高速数据传输系统设计方案。     

基于千兆网接口的星敏感器图像显示与存储

为了提高星敏感器地检设备中图像采集的便携型,设计了基于千兆网接口的星敏感器图像显示与存储系统。系统硬件平台包括输入图像解码与输出图像编码两部分,以AX88180和M88E1111为关键器件,在FPGA的控制下完成CameraLink图像到千兆网图像的协议转换,上位机软件通过Socket和多线程技术采集实时原始图像。通过实际应用证明,该系统满足图像数据的传输速度要求,能够方便地实现星敏感器图像的显示与存储。     

嵌入式系统中千兆以太网的设计与实现

嵌入式系统中常常需要高速、稳定地传输大量数据,千兆以太网价格低廉、传输速度快、传输距离远,在高速计算机通信中被广泛使用。给出嵌入式系统中千兆以太网的设计方案、硬件设计及其软件实现,并对千兆以太网的性能进行验证。设计方案通用、灵活,能够满足嵌入式系统中高速数据传输的性能需求,为嵌入式系统的高速以太网络通信提供了一种很好的解决方案。     

基于FPGA和以太网数据采集系统的设计与实现分析

现阶段,气体传感器发展速度极快,对近红外可调谐二极管激光吸收光谱技术的研究也更加深入.而气体传感器也被广泛地应用在实践运用过程中,比较常见的就是车载与机载环境,一定程度上提高了空间分辨率,能够对数据进行连续且实时采集与分析.     

基于FPGA的千兆以太网数据传输的设计与实现

为了解决大数据量长距离传输的稳定性和传输速率的问题,采用复杂可编程芯片FPGA设计出千兆以太网传输系统。为了简化设计,采用MAC+PHY方法实现以太网帧的封装及传输,MAC采用Virtex-4的嵌入式以太网IP核实现,PHY采用MARVELL公司的88E1111芯片实现,两芯片接口采用GMII连接模式。实验仿真结果表明,该传输系统能支持1 000 Mbit/s传输速率,该设计方案是可行的,有一定的实用价值。     

A 1-GHz, multibit, continuous-time, delta-sigma ADC for Gigabit Ethernet

In this work the design of a continuous-time ΔΣ modulator for Gigabit Ethernet applications is presented. The input bandwidth and oversampling ratio are, respectively, 62.5 MHz and 8, resulting in a clock frequency of 1 GHz. It was designed and implemented in a standard 90 nm CMOS technology. The active area of the modulator measures . It consists of a loop filter based on RC-opamp integrators and a 3-bit quantizer which includes a data weighted averaging scrambler. A digital tuning scheme to deal with process variations has also been included. System level simulations including several non-ideal effects have been carried out in order to determine in detail the performance of the converter. Experimental results show a resolution of 7.1 effective bits, and a power consumption of 10.8 mW from a nominal power supply of 1 V.