基于扇出源单故障传播的开行码临界路径跟踪故障模拟

本文提出了一种快速的组合电路故障模拟方法－基于扇出源单故障传播的平行码临界路径跟踪法，临界路径跟踪法是一种十分快速的，但近似的组合电路故障模拟方法，将其同平行码故障模拟结合起来，其效率波进一步成倍地提高，为使其成为一个完全的算法，对每个非停止线扇出源故障，我们采用了平行码单故障传播法，同时，为加快其速度，本文提出了若干加速技术，用于故障模拟的各个部分，例如，事件驱动，多级活动事件栈，测试码标记向量     

基于扇出源单故障传播的平行码临界路径跟踪故障模拟

本文提出了一种快速的组合电路故障模拟方法──基于扇出源单故障传播的平行码临界路径跟踪法．临界路径跟踪法是一种十分快速的、但近似的组合电路故障模拟方法，将其同平行码故障模拟结合起来，其效率被进一步成倍地提高．为使其成为一个完全的算法，对每个非停止线扇出源故障，我们采用了平行码单故障传播法．同时，为加快其速度，本文提出了若干加速技术，用于故障模拟的各个部分．例如，事件驱动、多级活动事件栈、测试码标记向量、扩大的停止线以及平行处理时的捕获线概念等等．本算法已用Ｃ语言在ＳＵＮ４／ＳＰＡＲＣＳＬＣ上实现，文中给出了ＩＳＣＡＳ’８５的１０个组合电路的实验结果．     

一种新的数字电路可测性测度RFOTM

本文提出一种新的数字电路可测性测度RFOTM,这种可测性测度重视数字电路中扇出重会聚对测试生成的影响,从而改进了已有的可测性测度。本文还给出一种对扇出点的分类,有趣的是我们发现一类扇出点,它们对测试困难的贡献相当于无扇出线。     

基于扇出源的同步时序电路和故障并行故障模拟器

从工程应用的角度出发,同步时序电路故障模拟采用单测试码故障并行的模拟结果更能反映实际情况。因此,尽管已有的研究表明采用测试码并行的故障模拟器的速度更快,但研究快速的故障并行的同步时序电路和故障模拟器仍然非常必要。基与扇出源的同步时序电路故障并行故障模拟器结合了扩展的扇出源故障模拟方法和临界路径追踪算法。对ISCAS89部分电路的实验结果表明,该模拟器性能良好。     

基于扇出源的同步时序电路故障并行故障模拟器

从工程应用的角度出发 ,同步时序电路故障模拟采用单测试码故障并行的模拟结果更能反映实际情况 .因此 ,尽管已有的研究表明采用测试码并行的故障模拟器的速度更快 ,但研究快速的故障并行的同步时序电路故障模拟器仍然非常必要 .基于扇出源的同步时序电路故障并行故障模拟器结合了扩展的扇出源故障模拟方法和临界路径追踪算法 .对 ISCAS89部分电路的实验结果表明 ,该模拟器性能良好     

大型组合电路测试码的产生

本文讨论大型组合电路中固定型单故障测试码的产生方法。我们可以从建立和求解测试码方程的观点把一维路径敏化法、D-算法和布尔差分法等几种基于路径敏化概念的方法统一起来。随后我们引进跳变算子的概念,并且由此建立单路径敏化的充分必要条件和相应的测试码方程。这种单路径敏化法并不要求封锁其他有关的路径。这种方法差不多和一维路径敏化法一样简单,同时对扇出后又重新会聚的多路径情形也是适用的。对于从被测引线到电路输出端有m条不同路径的情形,这种方法最多只要计算m次就可以求得测试码,而不需要考虑所有2~m—1种不同的路径组合情形。在计算机中,这种方法可以和布尔差分法一样,用布尔表达式的运算来实现,也可以和D-算法一样,对一些表格和向量的加工来实现,或者可以兼取两者之长。最后用例子说明整个计算过程。     

组合电路测试生成的任意路径敏化法

本文阐述了基于布尔函数的组合电路测试生成方法,给出了测试生成的基本运算规则及测试生成的算法－任意路径敏化法,该算法适用于布尔函数的任何表示形式,与基于布尔函数的其它算法相比,该算法不用复杂的布尔运算。只须按给出的规则作简单的判断和计算就可以生成给定邦联伯测试码,因而计算工作要小得多,该算法用于大型组合电路的测试生成,可以增加扇出分支处的一敏化条件。减少信号冲突和回溯次数。大大加快了大规模组合电路以及印制电路板的测试生成速度。     

电路结构特殊点及可测性研究

电路结构上一些特殊点对于电路的测试影响很大,通过对电路结构上一些特殊点的性质、作用、它们之间的相互关系,以及电路结构可测性与这些点的关系进行研究,按照它们的作用大小进行排序,从而加快确定性测试码的生成速度,减少回溯次数和缩短回溯时间,提高其可测性。     

一种低成本的测试码自动产生算法

为了降低超大规模集成电路（ＶＬＳＩ）测试中的测试产生和测试应用代价，本文提出了一种低成本的测试码自动产生算法－临界路径跟踪测试产生（ＣＰＴＴＧ）。本文主要从算法的搜索策略、扇出源的临界性确定及测试产生过程中的加速技术三个方面，介绍ＣＰＴＴＧ的主要思想和关键技术。文中给出了ＣＰＴＴＧ对国际通用的１０个组合电路范例的实验结果，表明了ＣＰＴＴＧ可以在较短时间内获得具有较高故障覆盖率的较小测试集。     

VLSI的扇出点故障模拟的新方法

本文提出了一种对VLSI故障模拟新方法——扇出点模拟法。此法是将电路从每个扇出点割断,形成一组无扇出的树型子电路,根节点为原始输出节点或扇出节点,只对树根节点进行模拟。在给定测试码前提下,如果树根节点可测,则该树型子电路为可测树,按树型电路直接写出这棵树的全部可测故障;如果树根节点不可测,则该树型子电路为不可测树,不存在任何可测故障。本方法可以在现有的平行模拟系统上稍加修改便能使用。     

基于IEEE1149.4标准的K节点故障诊断方法研究

IEEE1149．4标准为解决数模混合电路的边界扫描测试提供了有效的方法;在IEEE1149.4标准所提出的模拟互连测试结构的基础上,结合K节点故障的可测性原则和测试节点选择方法,实现对常规的复杂无源模拟电路网络进行符合IEEE1149.4标准的可测性设计进行故障诊断,并通过实例验证该方法的有效性。     

K故障可诊断条件及其可测性设计

本文将图的矩阵引入电路的可测性分析，给出了电路的Ｋ故障可诊断拓扑条件，使对电路可测怀的简单化，系统化，并将其应用于网络的可测性设计。     

大型数字系统动态可测性分析

本文深入地分析了影响数字系统可测性分析的可信度的因素,提出了有关动态可测性分析的一些新概念和新结论,并提出一种新的可测性分析法——Fanalysis 的基本原理。Fanalysis 以汇聚型扇出分析为纲、引入扇出因子刻画动态性和相关性,提高了可测性的可信度。     

GTPP—一种全局测试点插入算法

本文提出了一个全局测试点插入算法。该算法在可测性设计以前首先分析了电路的可测性，得到测试点候选集，该集合中每一个点都是对该电路的可测性可能有很大改进的测试点。文中首先采用选择跟踪的思想得到全局测试点插入的初始界限，然后将测试点插入算法形式化为一个要枝界限的问题，得到了一种全局的测试插入结果，文中的算法是基于ＳＣＴＭ测试提出来的。     

测试算法评估及可测性预报系统

测试算法评估及可测性预报系统使用回归分析和遗传算法,为测试生成算法建立可测性参数的预报模型,使得对于给定电路,不必实际运行各测试生成算法,就可以快速评估并预报出最适合的算法。本文整体介绍了这一系统,并对其中各主要模块作了重点描述。     

VHDL RT级可测性检查和改进

在VHDL RT级综合的基础上，提出了在RT级进行电路可测性检查和改进方法。与一般的可测性分析方法不同，该文不是基于对电路的可控制性和可观察性的量化分析，而是通过检查和改进可测性不佳的局部设计，使得整体电路的可测性得到提升，达到高故障覆盖率。     

一种兼顾可测性和互连造价的资源分配算法

提出了一种基于加权相容图的资源分配算法——WCGRAA,给出了一个与可测性和互连造价相关的权值公式,并运用一种改进的加权团划分算法对加权相容图进行处理,从而实现了在资源分配过程中兼顾电路可测性和互连造价的可能。实验结果表明该文所提出的资源分配算法对电路的可测性和互连造价两方面都有所改善。     

CMOS电路开关级测试生成的一种新算法

本文提出了一种新的CMOS电路开关级测试生成算法,该算法以Hayes模型为基础,以开关级代数为工具,充分利用CMOS电路自身的特点,生成CMOS电路的完全测试集,这种算法较之于已有的算法简单而有效,检测CMOS电路的常开型故障需一对测试码,本文给出了一种简单的求一对稳健测试码的方法,基于这种算法,我们开发了一个测试自动生成软件。     

一种数字电路故障模拟方法——临界路径跟踪法的改进

本文对M.Abramovici等[1]提出的临界路径跟踪法作了改进。主要是对电路中的扇出源作了更详细的分析,提高了处理的效率,并采用统一的方法来处理,使这一算法真正成为一个完全的算法。另一方面,在进行当前一次模拟时,充分利用上一次模拟的结果,这样可以大大节省运算量,从而进一步提高了计算效率。     

IIR滤波器的测试及可测性设计

基于加法器测试生成,提出了无限脉冲响应(IIR)滤波器的一种通用可测性设计、测试方案.在测试模式下,通过切断IIR滤波器中的反馈回路提高了该设计的可测性.通过复用原电路中的部分寄存器和加法器来提高其可测性,降低了额外的测试硬件面积开销.该方法能在真速下高效地侦测到IIR滤波器基本组成单元内的任意固定型组合失效,没有降低电路性能.