一种2.5 V 1-MS/s 12位逐次逼近A/D转换器

设计了一种低功耗、中速中精度的单端输入逐次逼近A/D转换器,用于微处理器外围接口。其D/A转换器采用分段电容阵列结构,有利于版图匹配,节省了芯片面积;比较器使用三级前置放大器加锁存器的多级结构,应用了失调校准技术;控制电路协调模拟电路完成逐次逼近的工作过程,并且可以控制整个芯片进入下电模式。整个芯片使用UMC 0.18μm混合模式CMOS工艺设计制造,芯片面积1 400μm×1 030μm。仿真结果显示,设计的逐次逼近A/D转换器可以在2.5 V电压下达到12位精度和1 MS/s采样速率,模拟部分功耗仅为1 mW。     

高速高精度流水线ADC的快速仿真方法研究

设计了一种可以与晶体管跨导运算放大器特性高度比拟的运放宏模型.用该宏模型替换采样/保持电路和MDAC模块中的晶体管级放大器电路,进行FFT分析;在仿真结果相差3.2%的情况下,仿真时间为原来的1.7%,大大缩短了流水线ADC的验证周期.在该方法的指导下,设计了一个10位20 MS/s 流水线A/D转换器.在2.3 MHz输入信号下测试,该A/D转换器的ENOB为8.7位,SFDR为73 dBc;当输入信号接近奈奎斯特频率时,ENOB为8.1位.     

用于WLAN接收机的流水线A/D转换器设计

为一款支持802.11a/b/g协议的WIAN芯片设计了接收机内部的流水线A/D转换器.采用运放共享技术,减少了一半的运算放大器,节省了芯片面积,并降低了功耗.该A/D转换器采样速率为40 MHZ,设计精度为10位,使用HJTC 0.18μm 1P6M CMOS工艺流片并测试成功,当输入频率为1 MHz、无杂散动态范围为61.43 dB的正弦信号时,测得输出数字信号的无杂散动态范围为58.6 dB,信号与噪声谐波失真比为52.87 dB,有效位数为8.49位.     

一种低功耗10位流水线结构的CMOS A/D转换器的设计

本文设计了一种可满足视频速度应用的低电压低功耗10位流水线结构的CMOS A/D转换器.该转换器由9个低功耗运算放大器和19个比较器组成,采用1.5位/级共9级流水线结构,级间增益为2并带有数字校正逻辑.为了提高其抗噪声能力及降低二阶谐波失真,该A/D转换器采用了全差分结构.全芯片模拟结果表明,在3V工作电压下,以20MHz的速度对2MHz的输入信号进行采样时,其信噪失调比达到53dB,功率消耗为28.7mW.最后,基于0.6μm CMOS工艺得到该A/D转换器核的芯片面积为1.55mm2.     

99.1 mW 12位40 MSPS流水线A/D转换器

设计并实现了一种12位40 MSPS流水线A/D转换器,并在0.18 μm HJTC CMOS工艺下流片.芯片工作电压为3.3 V,核心部分功耗为99.1 mW.为优化ADC功耗,采用多位/级的系统结构和套筒式运放结构,并采用逐级按比例缩小的设计方法进一步节省功耗.测试结果表明,A/D转换器的DNL小于0.46 LSB,INL小于0.86 LSB;采样率为40 MSPS时,输入19.1 MHz信号,SFDR超过80 dB,SNDR超过65 dB.     

一种应用于SOC的4位超高速CMOSFlash A/D 转换器

介绍了一种应用于片上系统超高速4位快闪式A/D转换器的设计。该转换器采用0.18μm CMOS工艺。其特点是采用一种基于反相器的阈值电压比较器(TIQ)阵列替代传统Flash结构中的模拟电路部分。仿真结果显示,该4位A/D转换器在2 GSPS的速度和1.8 V的工作电压下,功耗仅为9.80 mW。     

基于MASH结构的24 bit Σ-Δ A/D转换器

设计了一种离散时间型24位Σ-Δ A/D转换器。该A/D转换器基于级联噪声整形(MASH)结构设计,整个转换器由前置可编程增益放大器、级联调制器和数字抽取滤波器等模块组成。该A/D转换器采用标准0.18 μm CMOS工艺实现,版图总面积为6 mm²。测试结果表明,在16 kS/s输出数据速率下,该A/D转换器的信噪比为106 dB,无杂散动态范围为110 dB,功耗仅为20 mW。     

一种8通道12位逐次逼近式A/D转换器的设计

设计实现了一个8通道12位逐次逼近式A/D转换器。A/D转换器内部集成了多路复用器和并行到串行转换寄存器、复合型D/A转换器,实现数字位的串行输出。整体电路采用HSPICE进行仿真,转换速率为133 ksps(千次采样每秒),转换时间为7.5μs。通过低功耗设计,工作电流降低为2.8 mA。芯片基于0.6μm BiCMOS工艺完成版图设计,版图面积为2.5 mm×2.2 mm。     

一种用于高速高精度A/D转换器的时钟自举电路

设计了一种双电容结构时钟自举电路,分析了电路工作原理,用Cadence Spectre仿真器和0.35μm CMOS PDK进行电路前仿真和后仿真.仿真结果表明,设计的双电容结构时钟自举电路能使采样电路线性度达到110dB以上,该电路已用于16位A/D转换器的设计并流片.经测试,采用该结构的16位A/D转换器的SFDR为96.25dB(FS),信噪比为76.45dB(FS).     

CS5522型A/D转换器及其在小角度测量中的应用

CS5522是24位高精度△-∑型串行A/D转换器.文中介绍了CS5522型A/D转换器的主要性能、引脚构成、内部寄存器及校准方法.结合CS5522型A/D转换器在小角度测量中的实际应用,给出了CS5522型A/D转换器与单片机的接口及系统电路图,最后给出了试验数据.     

用于流水线A/D转换器的改进型数字自校准算法

数字自校准算法在高精度流水线ADC中应用越来越广泛.目前,基于数字自校准算法的流水线ADC的结构一般都是1.5位/级.基于对各种结构优缺点的分析,选择在芯片功耗和面积方面有很强优势的2位/级结构,并设计了一种符合这种结构的改进型数字自校准算法.这种改进算法解决了目前数字自校准算法中校准参数不准确的问题,使校准输出后的数据准确度更高.实验结果表明,该改进型数字自校准算法使系统的线性度有了很大的提升.     

一种改进的高速高精度ADC数字校准算法

提出一种能快速收敛并具有鲁棒性的流水线模数转换器(ADC)数字校准方法。设计的ADC采用12级1.5位/级MDAC和一个6位高精度SAR ADC的结构。采用Altera FPGA,对该算法进行了验证。结果表明,用该方法校准的A/D转换器,在90.55 MHz输入频率下,SNDR可达到84 dB,DNL为-0.59/0.28 LSB,INL为-0.59/0.34 LSB。     

高精度模数转换器在压力信号采集系统中的应用

本文设计的压力信号采集系统采用了高精度24位的模数转换器ADS1255.如何使用这种高性能的模数转换器,本文给出了硬件和软件设计方法并作了详细的说明.本文使用的模数转换器硬件精度高,接口简单,通用性强.使用这种高精度模数转换器的压力信号采集系统稳定可靠,已通过了井下试验的测试,满足采集井底压力信号的要求.     

多参数流水线A/D转换器的系统模型设计与仿真

提出了一种多参数流水线A/D转换器(ADC)的系统模型,该模型充分考虑了实际电路中存在的热噪声和各种非理想特性,通过对一个12位流水线ADC进行仿真,给出了在理想和各种非理想特性影响下系统性能的变化。得出的结果能有效地指导实际电路设计。     

基于USB接口的数据采集与控制系统设计

利用ADuC845单片数据采集器件和CH341USB接口器件构成的数据采集与控制系统．具有10个24位的MD转换器输入通道,60Hz范围内有20位有效分辨率,失调漂移10nV／℃,12位电压输出D／A转换器,双16位PWM输出,8路开关量输入,输出,支持全速设备接口USBV1．1,通讯波特率可达50b／s～2Mb／s,适用于医疗设备、工业控制系统等数据采集与控制领域。     

基于FPGA和DSP的多路同步数据采集系统设计

为了满足对开关电源实时测量的应用需求,设计了一种基于FPGA和DSP的多路同步实时数据采集系统,该系统利用可编程逻辑器件FPGA将多个功能模块连接在一起,完成了对A/D转换芯片及双口等模块的控制,同时利用DSP进行高速数据运算和处理;文中给出了系统硬件原理框图,并结合系统的设计方案对其中的主要功能模块进行了阐述;该多路同步数据采集系统具有实时性强、集成度高、扩展性灵活等特点。     

基于冗余子级的流水线ADC校准技术

提出了基于冗余子级的流水线ADC后端校准技术,采用精度较高的流水线冗余子级代替参考ADC,对流水线ADC的各个子级校准,替代了对整个ADC的校准,使校准系统无需降频同步,较好地解决了传统校准系统中主信号通路与参考ADC信号通路不同步的问题。对Matlab/Simulink中搭建的精度为16位、采样频率为10 MS/s的流水线ADC进行仿真,结果表明,当输入信号频率为4.760 5 MHz时,经过校准,流水线ADC的有效位和无杂散动态范围分别由9.37位和59.96 dB提高到15.32位和99.55 dB。进一步的FPGA硬件验证结果表明,流水线ADC的有效位和无杂散动态范围分别为12.73位和98.62 dB,初步验证了该校准算法的可行性。     

Design and implementation of a reconfigurable mixed-signal SoC based on field programmable analog arrays

This work presents a reconfigurable mixed-signal system-on-chip (SoC), which integrates switched-capacitor-based field programmable analog arrays (FPAA), analog-to-digital converter (ADC), digital-to-analog converter, digital down converter, digital up converter, 32-bit reduced instruction-set computer central processing unit (CPU) and other digital IPs on a single chip with 0.18 μm CMOS technology. The FPAA intellectual property could be reconfigured as different function circuits, such as gain amplifier, divider, sine generator, and so on. This single-chip integrated mixed-signal system is a complete modern signal processing system, occupying a die area of 7×8 mm² and consuming 719 mW with a clock frequency of 150 MHz for CPU and 200 MHz for ADC/DAC. This SoC chip can help customers to shorten design cycles, save board area, reduce the system power consumption and depress the system integration risk, which would afford a big prospect of application for wireless communication.     

一种语音压缩处理通用DSP系统的设计与实现

提出了一种基于TMS320VC549定点DSP微处理器芯片的语音信号压缩／解压缩处理系统。该系统采用TLC320AD50C模数、数模转换器,采样率为8kHz,处理能力为100MIPS。系统配置有大容量存储器,具备资源扩展能力,适用于语音信号压缩／解压缩和语音识别、语音合成等其他领域。实验结果表明。系统对语音信号的压缩解压缩处理具有稳定性、灵活性和通用性。     

一种40 MSPS 10位流水折叠分级式A/D转换器

探讨和研究基于流水线(Pipelined)技术的折叠分级式A/D转换器(ADC),理论分析了它的原理和一般结构,给出了一个具体结构的ADC框图和具体的折叠电路,并得出了实际制作的ADC的测试图。该折叠分级式ADC的输入频率可达到1 MHz,2级折叠电路产生的高2位加上子ADC产生的8位,使A/D转换器可达到10位的分辨率,采样率最大为40 MSPS。