全温超高速ECL双模预置分频器设计

本文叙述了全温(-55～+125℃)超高速ECL双模预置分频器的工作原理、电路设计、版图设计及研制结果,还简述了制作工艺。整个电路设计以提高电路工作速度和温度特性为中心,采用优化的开关电流分配、最佳的电路工作点设置、带温度补偿的电阻反馈网络结构和合理的版图设计,来提高工作速度和保证良好的温度性能。研制的÷8/9分频器,在全温范围内最高工作频率达600MHz以上。     

高速程序分频器

介绍一种高速吞脉冲程序分频器.该分频器速度高达550MHz,工作可靠,分频比为100～999,适用于数字频率合成器.     

超高速低功耗ECL予置分频器研究

本文介绍一个÷5/6低功耗ECL予置分频器的设计,从降低电源电压,减小内部逻辑摆幅和寄生电容等几方面讨论了提高电路高速低功耗特性的途径。该电路采用串联电源电压结构,内部电路在-2.5V～-2.7V电源电压下工作。电路功耗仅为具有相同功能的普通ECL电路的1/6。采用3μm设计规则的氧化物隔离等平面S型双极工艺。发射极条实际尺寸2μm×9μm,晶体管f_i为3.2GHz。室温下典型功耗75mW,最高M作频率大于900MHz。     

一种混合型超高速低功耗ECL电路的设计

本文提出了一种混合型超高速低功耗ＥＣＬ电路结构，并用该电路结构设计制作了工作频率达１０００ＭＨｚ的多功能波形变换器，解决了超高速与低功耗之间的矛盾，适于设计制作超高速大规模集成电路。     

一种可编程高速宽带分频器

基于0.18 μm SiGe BiCMOS工艺,设计实现了一种可编程高速宽带分频器电路,分析了分频器实现高频宽带的方法.提出了一种模值可切换的/4/5、/8/9前置分频器结构和CML差分结构的M/A计数器,实现了宽工作频带.实测验证结果表明,该分频器工作频率可覆盖1～10 GHz,整个频带射频输入灵敏度均低于-10 d...     

3.75GHz0.35μmCMOS1：4静态分频器集成电路设计

给出了一个利用0.35μm CMOS工艺实现的1：4静态分频器设计方法。该分频器采用源极耦合场效应管理逻辑电路,基本结构与T触发器相同。测试结果表明,当电源电压为3.3V、输入信号峰峰值为0.5V时,芯片可以工作在3.75GHz,功耗为78mW。     

一种2GHz512/256静态分频器电路的设计

介绍了一种高速５１２／２５６分频器电路的设计,其基本结构采用静态主从Ｄ触发器。电路采用先进的单层多晶硅发射极双极工艺制造,使用３μｍ设计规则,电路的最高工作频率达到２ＧＨｚ。     

一种超高速ECL多模分频器

本文着重介绍一种超高速ECL多模分频器的电路原理、电路设计、版图设计、工艺设计及研制结果。通过计算机模拟及优化设计,研制的分频器电路具有分频模数大、分频模数多、工作频率高、输出驱动能力强、输入动态范围宽、输入与输出能与CMOS/TTL兼容和工作温度宽以及使用方便等特点。     

CMOS高性能奇数分频器的设计

本论文提出了一种占空比为50％奇数分频器的实现方法,基于0.25μmCMOS工艺参数,使用Cadence Spectre对分频器进行了仿真.当分频比为5,电源电压为2.5V,工作温度为27℃,分频器的输入频率为650MHz时,输出信号的占空比可达49.94%.     

分频系数为半整数分频器的CPLD设计

以分频系数为半整数分频器的设计为例,介绍了在ＭＡＸ＋ＰＬＵＳⅡ开发平台下,利用ＶＨＤＬ硬件描述语言和原理图输入方式,设计数字逻辑电路的过程。     

一种用于高速锁相环的整数分频器设计

根据IEEE 802.3ae XAUI协议中锁相环的设计指标,基于65 nm CMOS工艺,设计实现了一种高速可编程整数分频器。采用高性能D型触发器对压控振荡器输出时钟进行预分频,分频器由4/5双模预分频器、2 Bit和5 Bit计数器组成,可实现8~131的连续分频比。[JP]仿真结果表明,在1 V供电条件下,分频器最高工作频率可达4.375 GHz,消耗电流＜0.4 mA。     

一种低相位噪声2N分频器的设计

介绍了一种低相位噪声2N分频器的设计。该电路采用0.35μm BiCMOS SiGe工艺制作。1 kHz频偏下的相位噪声为-150 dBc/Hz,大大低于传统的分频器;在-55~125℃温度范围内,电路的工作频带为20 MHz~2.4 GHz,功耗电流约40 mA。数据输入端S0、S1、S2控制电路的分频比在21~28间变化,数据输入端与TTL/CMOS电平兼容。     

SZ541和SZ551型GaAs高速分频器

本文叙述了SZ541和SZ551分频器工作原理、电路设计和制作工艺技术。电路采用全离子注入平面工艺,L_g为0.6～0.8μm.SZ541GaAs静态分频器可从DC到3GHz工作。SZ551GaAs动态分频器工作带宽为0.5～4.5GHz。     

超高速门阵列及设计

本文简介了超高速门阵列的概念、应用及国内外发展水平。对其布局及布线方法进行了讨论。并给出了典型的超高速门阵列的单元库。     

高速AlGaAs/GaAs HBT D-触发器和静态分频器

叙述了高速 Al Ga As/ Ga As HBT D-触发器和静态分频器的设计、制造和性能。用电流型逻辑和自对准工艺 ,D-触发器上升和下降时间都小于 80 ps,静态分频器在 0～ 8GHz频率范围功能正确     

高速除法器设计及ASIC实现

为提高除法计算的速度,提出了新的基-16算法的高速除法器算法,并以专用集成电路设计方法实现。与MIPS处理器中使用的除法器相比,电路最大延迟减少了27%,计算所需时钟周期数减少了68%,速度性能改善了77%左右。给出了电路的其他性能指标。该电路适用于对运算速度要求非常高的场合。     

高质量七倍分频电路的设计与实现

提出一种可实现占空比为50%的7倍时钟分频电路的高可靠性设计方案,并分别给出由分立元件组构和由Verilog HDL语言描述的2种实现方法。与已有方案相比,该设计不仅可以节省器件资源,而且完全避免了冒险现象对于分频时钟波形造成的影响。在Quartus环境下,分别对门级设计和基于Verilog HDL语言的行为级描述进行仿真验证,结果显示该方案合理可行。     

BFL与非门或非门单元组成的高性能GaAs分频器的设计

根据多种GaAs单元电路的工作特点,设计了两个基于GaAsBFL单元的2分频器,单元结构简单．工作频率高,功耗低。模拟仿真的结果显示,其工作频率分别可以达到40GHz和25GHz。