一种应用于调频接收机，使用低噪声滤波器和量化噪声抑制技术的ΔΣ分数型频率综合器

本文提出一种应用于调频接收机的ΔΣ 分数型频率综合器,该设计采用130nm CMOS 工艺流片。该设计集成了一种占据较小芯片面积,并可以有效降低输出噪声的低噪声滤波器。同时,采用了通过减小分频器步长所实现的量化噪声抑制技术。该频率合成器不需要使用片外元器件,占用0.7 mm2的面积。测试结果表明,环路带宽为200 kHz的情况下,从10 kHz到100 kHz频偏处的带内相位噪声低于-108 dBc/Hz,1 MHz频偏处的带外相位噪声达到-122.9 dBc/Hz。量化噪声抑制技术使带内和带外相位噪声分别降低15dB和7dB。积分均方相位误差小于0.48°。整个频率综合器消耗7.4mW的功耗,频率精度小于1 Hz。     

全集成低噪声CMOS宽带分数分频频率综合器

设计了一款应用于CMMB数字电视广播接收的全集成低噪声宽带频率综合器。采用三阶ΣΔ调制器小数分频器完成高精度的频率输出,使用仅一个低相位噪声的宽带VCO输出频率范围覆盖900~1 600 MHz,产生的本振信号覆盖UHF的数字电视频段(470~790 MHz)。设计中的频率综合器能在所有的频道下保证环路的稳定以及最小的环路性能偏差。测试结果表明,整个频率综合器的带内相位噪声小于-85 dBc/Hz,并且带外相位噪声在1MHz时均小于-121 dBc/Hz,总的频率综合器锁定时间小于300μs。设计在UMC 0.18μm RFCMOS工艺下实现,芯片面积小于0.6 mm2,在1.8 V电源电压的测试条件下,总功耗小于22 mW。     

一种应用于无线局域网收发机的0.13 μm CMOS ΔΣ 分数型频率综合器

本文提出一种应用于IEEE 802.11b/g 无线局域网收发机的ΔΣ 分数型频率综合器。该设计采用了0.13 μm CMOS 工艺。LC型的压控振荡器采用了片上集成的差分电感。分数分频器由吞脉冲式分频器和带噪声整形技术的3阶MASH类型的ΔΣ调制器构成。测试结果表明,参考频率为20 MHz环路带宽为100 kHz的情况下,该设计所有信道的相位噪声性能均可达到带内-93 dBc/Hz,带外-118 dBc/Hz。积分均方相位误差小于0.8。整个设计在1.2V电源条件下消耗8.4 mW的功耗,占用0.86 mm2的面积。     

适用于高速Δ-Σ模数转换器的功耗可配置锁相环频率综合器

本文提出了一个适用于Δ-Σ模数转换器的基于锁相环结构的频率综合器，该频率综合器使用65纳米CMOS工艺实现，频率范围为35-130和300-360兆赫兹。文中提出的频率综合器能够工作在低相位噪声模式和低功耗模式，从而满足系统要求。为了实现这两个模式的切换，片上集成了一个连接4分频器的高频LC压控振荡器和一个连接2分频器的环形压控振荡器。测试结果表明，在1.2伏电源电压下，该频率综合器在低相位噪声模式下消耗1.74毫瓦功耗，1兆频偏处的相位噪声为-132dBc/Hz，标准差周期抖动为1.12皮秒;在低功耗模式下消耗0.92毫瓦功耗，1兆频偏处的相位噪声为-112dBc/Hz，标准差周期抖动为7.23皮秒。     

用于WCDMA/ Bluetooth/ZigBee的分数频率综合器

本文用0.18μm RF-CMOS的工艺实现了一个用于WCDMA/Bluetooth/ZigBee的三模分数频率综合器,该综合器用了一个带噪声滤波的压控振荡器,且三种模式下带内相位噪声小于-80dBc/Hz 而1MHz的频偏处相位噪声则小于-115dBc/Hz. 该频率综合器在1.8V的供电电压下消耗电流21mA.三种模式下硬件共享大,面积小,仅为1.5mm×1.4mm. 本文给出了系统结构,电路设计及测试结果.     

应用于射频收发机的低功耗频率综合器

基于0.18μm 1P6M CMOS工艺,设计并实现了一种用于工作在2.4 GHz ISM频段的射频收发机的整数型频率综合器。频率综合器采用锁相环结构,包括片上全集成的电感电容压控振荡器、正交高频分频器、数字可编程分频器、鉴频鉴相器、电荷泵、二阶环路滤波器,为接收机提供正交本地振荡信号并驱动功率放大器。通过在PCB板上绑定裸片的方法进行测试,测试结果表明,压控振荡器的频率覆盖范围为2.338～2.495 GHz;锁定频率为2.424 GHz时,频偏3 MHz处的相位噪声为-113.4 dBc/Hz,带内相位噪声为-65.9 dBc/Hz;1 MHz处的参考杂散为-45.4 dBc,满足收发机整体性能指标的要求。在1.8 V电源电压下,频率综合器整体消耗电流仅为6.98 mA。芯片总面积为0.69 mm×0.56 mm。     

U波段小数分频锁相环型频率综合器

使用0.18μm1.8VCMOS工艺实现了U波段小数分频锁相环型频率综合器,除压控振荡器(VCO)的调谐电感和锁相环路的无源滤波器外,其他模块都集成在片内。锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASHΔ-Σ调制技术进行噪声整形降低了带内噪声。测试结果表明,频率综合器频率范围达到650～920MHz;波段内偏离中心频率100kHz处的相位噪声为-82dBc/Hz,1MHz处的相位噪声为-121dBc/Hz;最小频率分辨率为15Hz;在1.8V工作电压下,功耗为22mW。     

一种低功耗高频小数频率综合器

采用SMIC 180 nm CMOS工艺,设计了一款用于脉冲超宽带系统的锁相环型小数频率综合器。使用闪烁噪声抑制技术、感性峰化技术和动态反馈技术,分别对正交压控振荡器、预分频器以及电荷泵的性能进行了优化。测试结果表明,该频率综合器芯片能稳定工作在7.45 GHz,功耗为27 mW,带内和带外1 MHz处相位噪声分别为－70 dBc/Hz和－111.3 dBc/Hz。     

基于0.35μm SiGe BiCMOS的高纯度频率综合器

介绍了一个基于0.35μm SiGe BiCMOS的整数N频率综合器.通过采用不同工艺来实现不同模块,实现了一个具有良好的杂散和相噪性能的高纯度频率综合器.除环路滤波器外所有的部件均采用差分电路结构.为了进一步减小相位噪声,压控振荡器中采用绑定线来形成谐振.该频率综合器可在2.39～2.72 GHz的频率范围内输出功率OdBm.在100kHz频偏处测得的相位噪声为-95dBc/Hz,在1MHz频偏处测得的相位噪声为-116dBc/Hz.参考频率处杂散小于-72dBc.在3V 的工作电压下,包括输出驱动级在内的整个芯片消耗60mA电流.     

一种应用于多频接收机的宽带频率综合器

采用0.18µm 1P6M CMOS工艺实现了一种应用于多频接收机的整数分频频率综合器。该频率综合器为接收机提供频率分别为2.57GHz, 2.52GHz, 2.4GHz 和 2.25GHz的本振信号。为了覆盖要求的频点,其宽带压控振荡器同时采用了可变电容阵列和可变电感阵列。经测试,压控振荡器的频率调谐范围为1.76GHz~2.59GHz。对于频率为2.57GHz, 2.52GHz, 2.4GHz 和 2.25GHz的载波,在1MHz频偏处,相位噪声分别为-122.13dBc/Hz、-122.19dBc/Hz、-121.8dBc/Hz和-121.05dBc/Hz。其带内相位噪声分别为-80.09dBc/Hz、-80.29dBc/Hz、-83.05dBc/Hz 和-86.38dBc/Hz。包括驱动电路在内的芯片功耗约为70mW。芯片面积为1.5mm×1mm。     

A Quantization Noise Suppression Technique for$DeltaSigma$Fractional-$N$Frequency Synthesizers

The first circuit implementation of quantization noise suppression technique for DeltaSigma fractional- N frequency synthesizers using reduced step size of frequency dividers is presented in this paper. This technique is based on a 1/1.5 divider cell which can reduce the step size of the frequency divider to 0.5 and thus the reduced step size suppresses the quantization noise by 6 dB. This frequency synthesizer is intended for a WLAN 802.11a/WiMAX 802.16e transceiver. This chip is implemented in a 0.18-mum CMOS process and the die size is 1.23 mm times 0.83 mm. The power consumption is 47.8 mW. The in-band phase noise of -100 dBc/Hz at 10 kHz offset and out-of-band phase noise of -124 dBc/Hz at 1MHz offset are measured with a loop bandwidth of 200 kHz. The frequency resolution is less than 1 Hz and the lock time is smaller than 10 mus     

X波段低相噪合成频率源设计

利用阶跃恢复二极管的强非线性特征和50MHz参考源,设计出一种高效率微波梳状发生器基准信号源,并通过此信号源采用谐波双混频合成法研制出低相噪、高杂散抑制的X波段跳频频率源。主要性能参数实测结果为:输出频率7.6～8.5GHz,频率跳频间隔50MHz,相位相噪≤-105dBc/Hz/1kHz、杂散抑制≤-60dBc。     

基于Phase-Refining技术的微波宽带频率合成器

为改善宽带频率合成器的相位噪声,提出一种基于Phase-Refining技术的微波宽带频率合成器结构与一种对其相位噪声的准确分析方法。首先,根据线性传递函数与叠加原理得到该频率合成器的相位噪声解析模型,通过对振荡器实测相位噪声谱型进行曲线拟合并带入模型中来准确预测其相位噪声性能。分析表明,在级联偏置锁相环中,整个输出频率范围内都可通过将反馈分频比最小化来改善其环路带宽内的相位噪声。实验结果表明,该频率合成器的输出频率范围为2.1~5.6 GHz,频率步进为1 Hz,当输出为2.1 GHz与5.6 GHz时,在频偏10 kHz处的相位噪声分别为-114.7 dBc/Hz与-108.2 dBc/Hz,其相位噪声测试结果与分析计算结果相吻合。     

宽带低相噪高分辨率频率合成器设计

利用锁相环(PLL)和YTO相结合,设计出一种频率合成器。实现了3～7 GHz的频率覆盖和低于0.2 Hz的频率分辨率。全频段相噪均在-108 dBc/Hz@10 kHz以下,具有较高的实用价值。     

低相噪硅雷达射频频率源的研究与设计

分析了频率源中各个模块的噪声传递函数,确定影响近端噪声的模块分别是鉴频鉴相器-电荷泵(PFD-CP)、分频器;在默认分频器相位噪声为-158dBc/Hz,通过matlab建模推断,需要PFD-CP模块在10kHz频偏处的输入噪声达到-143dBc/Hz,才能实现频率源输出信号在10kHz频偏处相位噪声-107dBc/Hz。采用0.18μmSiGe BiCMOS工艺,设计了整块芯片,着重优化了PFD-CP模块的输入噪声,经过spectre仿真,PFD-CP模块的输入噪声为-146dBc/Hz,经过实测,输出信号在10kHz频偏处相位噪声为-108dBc/Hz,达到设计预期。     

高性能小数频率合成器的研究与设计

小数频率合成技术是实现高分辨率低噪声频率合成器的重要技术手段之一。在分析研究小数频率合成的基本原理及其杂散抑制技术方法上,基于通用灵活的设计思想,采用FPGA集成技术设计了一种基于-Δ调制技术的高性能小数分频器,利用该分频器实现的频率合成器,频率范围800~1 200 MHz,频率分辨率达到nHz量级,偏离主频10 kHz处单边带相位噪声优于-105 dBc/Hz,应用于某高纯微波合成信号发生器中,获得了令人满意的效果。     

一种用于双波段GPS接收机的低功耗宽带CMOS频率合成器

提出了一种用于双波段GPS接收机的宽带CMOS频率合成器.该GPS接收机芯片已经在标准O.18μm射频CMOS工艺线上流片成功,并通过整体功能测试.其中压控振荡器可调振荡频率的覆盖范围设计为2～3.6GHz,覆盖了L1,L2波段的两倍频的频率点.并留有足够的裕量以确保在工艺角和温度变化较大时能覆盖所需频率.芯片测试结果显示,该频率综合器在L1波段正常工作时的功耗仅为5.6mW,此时的带内相位噪声小于-82dBc/Hz,带外相位噪声在距离3.142G载波1M频偏处约为-112dBc/Hz,这些指标很好地满足了GPS接收芯片的性能要求.     

A 1-V 9.7-mW CMOS Frequency Synthesizer for IEEE 802.11a Transceivers

A 1-V CMOS frequency synthesizer is proposed for wireless local area network 802.11a transceivers using a novel transformer-feedback voltage-controlled oscillator (VCO) for low voltage and a stacked frequency divider for low power. Implemented in a 0.18-mum CMOS process and operated at 1-V supply, the VCO measures a phase noise of -140.5 dBc at an offset of 20 MHz with a center frequency of 4.26 GHz and a power consumption of 5.17 mW. Its tuning range is as wide as 920 MHz (23%). By integrating the VCO into a frequency synthesizer, a phase noise of -140.1 dBc/Hz at an offset of 20 MHz is measured at a center frequency of 4.26 GHz. Its output frequency can be changed from 4.112 to 4.352 GHz by switching the 3-bit modulus of the programmable divider. The synthesizer consumes only 9.7 mW and occupies a chip area of 1.28 mm².     

A 3 to 5 GHz low-phase-noise fractional-N frequency synthesizer with adaptive frequency calibration for GSM/PCS/DCS/WCDMA transceivers

正A low-phase-noise S-A fractional-TV frequency synthesizer for GSM/PCS/DCS/WCDMA transceivers is presented.The voltage controlled oscillator is designed with a modified digital controlled capacitor array to extend the tuning range and minimize phase noise.A high-resolution adaptive frequency calibration technique is introduced to automatically choose frequency bands and increase phase-noise immunity.A prototype is implemented in 0.13μm CMOS technology.The experimental results show that the designed 1.2 V wideband frequency synthesizer is locked from 3.05 to 5.17 GHz within 30μs,which covers all five required frequency bands.The measured in-band phase noise are -89,-95.5 and -101 dBc/Hz for 3.8 GHz,2 GHz and 948 MHz carriers,respectively, and accordingly the out-of-band phase noise are -121,-123 and -132 dBc/Hz at 1 MHz offset,which meet the phase-noise-mask requirements of the above-mentioned standards.     

A /spl Sigma/-/spl Delta/ fractional-N frequency synthesizer using a wide-band integrated VCO and a fast AFC technique for GSM/GPRS/WCDMA applications

A fractional-N frequency synthesizer (FNFS) in a 0.5-/spl mu/m SiGe BiCMOS technology is implemented. In order to operate in a wide-band frequency range, a switched-capacitors bank LC tank voltage-controlled oscillator (VCO) and an adaptive frequency calibration (AFC) technique are used. The measured VCO tuning range is as wide as 600 MHz (40%) from 1.15 to 1.75 GHz with a tuning sensitivity from 5.2 to 17.5 MHz/V. A 3-bit fourth-order /spl Sigma/-/spl Delta/ modulator is used to reduce out-of-band phase noise and to meet a frequency resolution of less than 3 Hz as well as agile switching time. The experimental results show -80 dBc/Hz in-band phase noise within the loop bandwidth of 25 kHz and -129 dBc/Hz out-of-band phase noise at 400-kHz offset frequency. The fractional spurious is less than -70 dBc/Hz at 300-kHz offset frequency and the reference spur is -75 dBc/Hz. The lock time is less than 150 /spl mu/s. The proposed synthesizer consumes 19.5 mA from a single 2.8-V supply voltage and meets the requirements of GSM/GPRS/WCDMA applications.