应用于DVB电视调谐器的低相位噪声数控晶体振荡器设计

本文提出了一种全集成的25-MHz数字控制晶体振荡器。该数控晶体振荡器基于Colpitts结构实现。通过自动幅度控制电路实现相位噪声的优化。通过10位的温度计译码电容阵列实现自动频率控制。测试结果表明,该数控晶体振荡器在1kHz和10kHz频偏处的相位噪声分别为–139 dBc/Hz和–151 dBc/Hz。频率调谐范围约为35ppm,频率精度为0.04ppm。该数控晶体振荡器在SMIC 0.18μm CMOS工艺下实现,电源电压1.8V,消耗电流1mA。     

数字电视接收芯片中数控晶体振荡器的设计

运用负阻模型分析石英晶体振荡器,设计实现了一种用于数字电视接收芯片的数控石英晶体振荡器(DCXO).该DCXO采用Pierce结构,利用基带与振荡器的反馈环路产生的6位自动频率控制信号对振荡器的频率漂移进行校准,得到长期稳定的频率输出.电路采用TSMC混合/RF 0.13 μm CMOS工艺实现,中心频率为24 MHz.在1.2 V电源电压下的仿真结果显示:数控范围72×10-6@24 MHz,调节精度1×10-6/step,启动时间约900 μs,振荡器振荡峰值为0.8 V;在偏离中心频率1 kHz和10 kHz处的相位噪声分别为-141 dBc和-155 dBc.该振荡器除石英晶体外,均集成在片内.     

射频芯片内DCXO的晶体振荡主电路设计

描述了一种射频芯片内数控晶体振荡器(DCXO)的振荡主电路设计,以Deep-N-Well CMOS工艺的PMOS为主工作管,采用Santos(改进Colpitts)结构、非对称差分式振幅控制环,避免了因Vt依赖工艺与温度等而产生的可靠启振问题.该10MHz DCXO振荡器主电路,采用TSMC Mixed/RF 0.18μm CMOS工艺,在2V电源电压下,仿真得到输出特性为:振幅峰峰值0.8V,平均电流2.9mA,相位噪声-140dBc/Hz@1kHz,-173dBc/Hz@1MHz,启动时间约2.8毫秒,可作为DCXO核心振荡模块.     

60GHz宽调谐范围推—推压控振荡器设计

基于65nmCMOS工艺实现了60GHz推—推压控振荡器（VCO）设计。采用互补交叉耦合去尾电流源结构以降低相位噪声。压控振荡器输出包含两级缓冲放大器,第二级缓冲放大器偏置在截止区附近以增大二次谐波的输出功率。在1.2/0.8V电源电压下,压控振荡器核心和缓冲放大器分别消耗2.43mW和2.95mW。在偏离中心频率1MHz处相位噪声为-90.7dBc/Hz。输出功率为-2.92dBm。特别的,压控振荡器的调谐范围达到9.2GHz（15.3%）,与调谐范围相关的性能指标FOMT为-182.7dBc/Hz。该压控振荡器可应用于57GHz～64GHz开放频段超高速短距离无线通信。     

晶体振荡器双层隔振系统的设计与实验

分析了振动环境对晶体振荡器的影响,并以此为依据设计了一种针对晶体振荡器的双层被动隔振系统。仿真结果表明该隔振系统具有较低的位移传递率。实验结果表明,在频率为20～2 000 Hz、功率谱密度为0.05 g2/Hz的随机振动下,加速度灵敏度约为2×10-9/g、中心频率为12.8 MHz的AT-切晶体振荡器,通过应用此双层被动隔振系统,晶体振荡器的动态相位噪声可由-102 dBc/Hz@1 kHz降低到-120 dBc/Hz@1 kHz。     

低相位噪声压控振荡器的设计及仿真

随着通信技术对射频收发机性能要求的提高,高性能压控振荡器已成为模拟集成电路设计、生产和实现的关键环节.针对压控振荡器设计过程中存在相位噪声这一核心问题,采用STMC 0.18μm CMOS工艺,提出了一种1.115GHz的电感电容压控振荡器电路,利用Cadence中的SpectreRF对电路进行仿真.仿真结果表明:在4~6V的电压调节范围内,压控振荡器的输出频率范围为1.114 69~1.115 38GHz,振荡频率为1.115GHz时,在偏离中心频率10kHz处、100kHz处以及1MHz处的相位噪声分别为-90.9dBc/Hz,-118.6dBc/Hz,-141.3dBc/Hz,以较窄的频率调节范围换取较好的相位噪声抑制,从而提高了压控振荡器的噪声性能.     

应用于Sigma-Delta ADC中的高性能前置放大器

设计了一种高性能的全差分型折叠式共源共栅放大器。一方面,电路中使用了斩波技术和AB类推挽技术,以提高放大器的精确度和动态性能;另一方面,放大器中的电流源采用自级联结构,可以进一步提高电路的电压裕度和鲁棒性。本电路基于华润上华CMOS 0.35 μm工艺实现,版图面积为640 μm×280 μm,Spectre后仿真结果表明,在电源电压为5 V且斩波频率为156.25 kHz的情况下,等效输入噪声为1.11 nV/Hz1/2,失调电压为61.5 μV,功耗为1.22 mW。     

提高声表面波振荡器单边带相位噪声性能的初步探索

本文从声表面波振荡器(SAWO)单边带相位噪声(L(f))的理论表达式出发,讨论了放大器电路因素和频控元件因素对SAWO之L(f)的影响。指出注重放大器电路与频控元件之间的配合对改善SAWO的L(f)具有极重要意义。经过初步实验,使405MHz SAWO的L(f)从-123dBc/Hz/1kHz改善约3dB/Hz,达到-126dBc/Hz/1kHz。预计有可能使405MHzSAWO的L(f)优于-140dBc/Hz/1kHz。     

用于434/868MHz FSK/OOK CMOS发射机的锁相环设计

一种可输出434/868MHz信号的Σ-Δ分数分频锁相环在0.35μmCMOS工艺中集成。该发射机系统采用直接调制锁相环分频比的方式实现FSK调制,OOK的调制则通过功率预放大器的开-关实现。为了降低芯片的成本和功耗,发射机采用了电流数字可控的压控振荡器(VCO),以及片上双端-单端转换电路,并对分频器的功耗设计进行研究。经测试表明,锁相环在868MHz载波频偏为10kHz、100kHz和3MHz处的相位噪声分别为-75dBc/Hz、-104dBc/Hz和-131dBc/Hz,其中的VCO在100kHz频偏处的相位噪声为-108dBc/Hz。在发送模式时,100kHz相邻信道上的功率与载波功率之比小于-50dB。在直流电压2.5V的工作条件下,锁相环的电流为12.5mA,包括功率预放大器和锁相环在内的发送机总面积为2mm2。     

用于时钟芯片的Pierce晶体振荡器设计

分析了Pierce晶体振荡器的起振条件以及传统结构的局限性.基于CSMC 0.5 μmCMOS工艺设计实现了一种应用于时钟芯片的32.768 kHz的Pierce晶体振荡器电路.采用自动增益控制(AGC)结构,提高了频率稳定性,降低了功耗;使用单位增益放大器稳定静态工作点,有效地减小了版图的面积.通过Spectre对电路进行仿真,结果显示,电源电压在1.5～5.5 V电路输出频率都有较好的精度,最大的频率误差为0.085%,阿伦方差为2×10-8/s,在3 V电源电压下,静态平均电流仅300 nA,版图面积为300 μm×150 μm,满足时钟芯片低功耗、高稳定性、较宽的电源适用范围和节约版图面积的要求.