A 2.4GHz Quadrature Output Frequency Synthesizer

A design and implementation for a 2.4GHz quadrature output frequency synthesizer intended for bluetooth in 0.35μm CMOS technology are presented.A differentially controlled quadrature voltage-controlled oscillator (QVCO) is employed to generate quadrature (I/Q) signals.A second-order loop filter,with a unit gain transconductance amplifier having the performance of a third-order loop filter,is exploited for low cost.The measured spot phase noise is –106.15dBc/Hz@1MHz.Close-in phase noise is less than -70dBc/Hz.The synthesizer consumes 13.5mA under a 3.3V voltage supply.The core size is 1.3mm×0.8mm.     

一种2.4GHz正交输出频率综合器

介绍了一种用于bluetooth的基于0.35μm CMOS工艺的2.4GHz正交输出频率综合器的设计和实现.采用差分控制正交耦合压控振荡器实现I/Q信号的产生.为了降低应用成本,利用一个二阶环路滤波器以及一个单位增益跨导放大器来代替三阶环路滤波器.频率综合器的相位噪声为-106.15dBc/Hz@1MHz,带内相位噪声小于-70dBc/Hz,3.3V电源下频率综合器的功耗为13.5mA,芯片面积为1.3mm×0.8mm.     

一款应用于无线通信的0.8~4.2 GHz单芯片全数字锁相环频率综合器

本文采用130nmCMOS工艺成功实现了应用于无线通信的0.8 - 4.2 GHz单片全数字锁相环频率合成器。文章提出了一系列的新方法,即采用了高频率分辨率的双带DCO以覆盖系统所需的2.5 GHz至5 GHz带宽;一个溢出计数器可以防止“pulse-swallowing”现象,显著减少了环路锁定时间;提出的NTW-clamp数字模块可以有效防止循环控制字的溢出;修改后的可编程分频器避免了传统架构中失败的边界操作。测量结果表明,该频率合成器的输出频率范围是0.8-4.2 GHz,锁定时间在2.68GHz减少了84%,最好的带内和带外相位噪声性能已达到-100 dBc/Hz,和-125 dBc/Hz,最低参考杂散达到-58dBc。     

一种用于IR-UWB收发器的4GHz正交输出小数频率综合器

本文针对工作于3.1GHz到5GHz频段的IR-UWB收发器,设计了一种4GHz小数频率综合器。该频率综合器采用0.18μm混合&射频CMOS工艺实现,其输出频率范围为3.74GHz到4.44GHz。通过使用多比特量化的∑-△调制器,该频率综合器在参考频率为20MHz时的输出频率分辨率达到15Hz。测试结果表明,该频率综合器的正交信号输出幅度失配和相位误差分别低于0.1dB和0.8º。该频率综合器的输出相位噪声达到-116dBc/Hz@3MHz,频谱杂散低于-60dBc。在1.8V电源电压下,该频率综合器的核心电路功耗仅为38.2mW。     

一种用于短距离器件的带自校准的∑-Δ分数分频频率综合器

介绍了一种应用于433/868MHz频段短距离器件的分数分频频率综合器.采用带自适应频率校准的宽带压控振荡器来覆盖要求的频段,并采用3位量化、3阶的Σ△调制器来实现分数分频和改善锁相环的带外噪声.测试结果表明,自适应频率校准能够正常工作,压控振荡器的频率调节范围为1.31～1.18GHz,在3MHz频偏处的带外噪声为-139dBc/Hz,分数毛刺低于-60dBc.芯片采用0.35μm CMOS工艺,芯片面积仅为1.8mm2,功耗仅为57mW.     

一种9.8-mW 1.2-GHz CMOS 低噪声正交输出频率综合器

实现了一种基于标准0.18µm CMOS工艺的应用于北斗导航射频接收机的1.2GHz频率综合器。在频率综合器中采用了一种基于分布式偏置技术实现的低噪声高线性LC压控振荡器和一种基于源极耦合逻辑的高速低开关噪声正交输出二分频器,集成了基于与非触发器结构的高速8/9双模预分频器、无死区效应的延迟可编程的鉴频鉴相器和电流可编程的电荷泵。该频率综合器的输出频率范围从1.05到1.30GHz。当输出频率为1.21GHz 时,在100-kHz和1-MHz的频偏处相位噪声分别为-98.53dBc/Hz和-121.92dBc/Hz。工作电压为1.8V时,不包括输出Buffer的核心电路功耗为9.8mW。北斗射频接收机整体芯片面积为2.41.6 mm2。     

无线局域网接收机用频率综合器的关键技术

对无线局域网接收机用锁相环型频率综合器的几项关键技术进行了研究.首先分析了锁相环型频率综合器的结构并提出了系统的主要参数.采用TSMC 0.18μm射频CMOS工艺设计了一个具有低相位噪声的单片LC调谐型压控振荡器.其在4.189GHz频点上4MHz频偏处所测得的相位噪声为-117dBc/Hz.采用TSMC 0.18μm混合信号CMOS工艺实现了具有低功耗的下变频模块电路.该电路在1.8V电源供电下可正常工作,功耗为13mW.     

一种用于五频带的MB-OFDM超宽带的6至9GHz的CMOS频率综合器

本论文设计了一个超宽带频率综合器。该频率综合器通过采用两个锁相环和一个单边带混频器产生了6至9GHz内的五个频带中心频率,频带之间的跳频时间小于3纳秒。文中提出了一个高线性度的二选一多路选择器,一个宽带的单边带混频器和一个正交压控振荡器。此外,版图也做了一些特殊考虑。该频率综合器采用0.18微米CMOS工艺实现,在1.5V至1.8V电源电压下消耗40mA电流,测试结果显示10MHz频偏处的相位噪声为-128dBc/Hz,在7.656GHz频带处的边带抑制为-22dBc。     

A CMOS Quadrature Baseband Frequency Synthesizer/Modulator

A quadrature baseband frequency synthesizer/modulator IC has been designed and fabricated in a 0.5 m CMOS. This quadrature baseband frequency synthesizer/modulator is intended for use in a wide variety of indoor/outdoor portable wireless applications in the 2.4–2.4835 GHz ISM frequency band. This frequency synthesizer/modulator is a capable of frequency and phase modulation. The major components are: a quadrature direct digital synthesizer, digital-to-analog converters and lowpass filters. By programming the quadrature direct digital synthesizer, adaptive channel bandwidths, modulation formats, frequency hopping and data rates are easily achieved. The quadrature baseband direct digital synthesizer produces an 80 MHz frequency band. The quadrature baseband spectrum could be upconverted with off-chip mixers into the 2.4 GHz ISM frequency band. The chip has a complexity of 17,803 transistors with a die area of 24 mm² and a core area of 9 mm². The power dissipation is 496 mW at 3.3 V.     

A 2 GHz Phase-Locked Loop Frequency Synthesizer with On-Chip VCO

This paper discusses the implementation of the building blocks for a 2 GHz phase-locked loop frequency synthesizer in a standard 0.5 m BiCMOS process. These blocks include a low-power optimized dual modulus prescaler which is able to operate with input frequencies up to 2.7 GHz, a phase detector with extremely constant gain throughout the input phase difference range, a chargepump with a rail-to-rail output, and an on-chip voltage-controlled oscillator.     

Low Power 1 GHz Frequency Synthesizer LSI's

To realize a low-power low-cost highly-reliable frequency synthesizer for a 1 GHz band radio, a bipolar presealer IC, and a CMOS LSI, consisting of a programmable counter, phase frequency comparator, and fixed divider, have been developed. The PLL synthesizer principle, using a pulse swallow counter, has been adopted for 1 GHz direct programmable count down. Adopting an advanced bipolar process and a diode AND circuit for the dual modulus presealer IC, high frequency operation at 1 GHz and 150 mW low power dissipation have been achieved simultaneously. To reduce the loop delay in the CMOS programmable counter, which limits the operating frequency, a new circuit configuration for the programmable counter and pulse swallow counter is adopted. As a result, 1 GHz frequency synthesizer LSI's have been developed with 150 mW low power dissipation for the presealer IC and 18 mW low power dissipation for CMOS LSI.     

一种新的正交直接数字频率合成器设计方案

为了提高正交直接频率合成器输出频谱纯度和降低逻辑单元占用率,提出了一种新的分解二阶多项式近似算法。这种算法是将正(余)弦函数分解为几个相关函数,进行二阶多项式近似。与传统二阶多项式近似算法相比,该算法输出频谱纯度较高,无杂散动态范围(SFDR)可达到99.3dBc;该算法所占用的逻辑单元比二阶多项式近似算法减少20%。实验表明,在设计高频谱性能的正交直接数字频率合成器(Quadrature-DDFS)方面,该算法具有明显优势。     

一个自调谐,自适应的1.9GHz分数/整数频率综合器

本文提出了一个具有自调谐,自适应功能的1.9GHz的分数/整数锁相环频率综合器.该频率综合器采用模拟调谐和数字调谐相结合的技术来提高相位噪声性能.自适应环路被用来实现带宽自动调整,可以缩短环路的建立时间.通过打开或者关断 ΣΔ 调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能.采用偏置滤波技术以及差分电感,在片压控振荡器具有很低的相位噪声;通过采用开关电容阵列,该压控振荡器可以工作在1.7GHz~2.1GHz的调谐范围.该频率综合器采用0.18 μ m,1.8V SMIC CMOS工艺实现.SpectreVerilog仿真表明:该频率综合器的环路带宽约为100kHz,在600kHz处的相位噪声优于-123dBc/Hz,具有小于15 μ s的锁定时间.     

应用于5GHz WLAN的单片CMOS频率综合器

采用中芯国际(SMIC)的0.18μm混合信号与射频1P6MCMOS工艺实现了WLAN802.11a收发机的锁相环型频率综合器,它集成了压控振荡器、双模预分频器、鉴频鉴相器、电荷泵、各种数字计数器、数字寄存器和控制等电路。基于环路的线性模型,对环路参数的优化设计及环路性能进行了深入的讨论。流片后测试结果表明,该频率综合器的锁定范围为4096～4288MHz,在振荡频率为4.154GHz时,偏离中心频率1MHz处的相位噪声可以达到-117dBc/Hz,输出功率约为-3dBm。芯片面积为0.675mm×0.700mm。采用1.8V的电源供电,核心电路功耗约为24mW。     

1.6 GHz 24位4阶∑-△小数分频频率合成器

介绍了一种3 V 0.35μm BiCMOS工艺实现的1.6 GHz小数分频频率合成器.它采用新型的24位4阶∑-△调制结构数字调制器,以减少频率合成器的带内相位噪声、锁定频率切换时间,在获得高达20 MHz鉴相频率的同时,能达到小于1 Hz的频率分辨率.仿真结果表明,它的锁定范围是1.615～1.675 GHz,环路带宽100 kHz,带内相位噪声低于-90 dBc/Hz,锁定频率切换时间小于25μs,可以很好地满足个人手持电话系统PHS标准的应用.该电路功耗为20 mW,芯片面积1.7 mm×0.8 mm,其中,∑-△调制部分所占面积为1 mm×0.4 mm.     

一种多接口电平输出频率综合器设计

针对目前不同芯片和设备之间接口电平标准不一样的问题,设计了一种多接口电平输出频率综合器。通过锁相环芯片产生1.6 GHz^3.2 GHz频段的信号,利用并行转串行芯片将锁相环产生的信号降频到FPGA能处理的频段,FPGA进行相应分频输出目标频率,最后通过电平转换电路调节信号的共差模电压实现目标电平输出。选择LVPECL、LVDS和+7 dBm 3种典型电平进行测试,测试结果表明,系统输出频率稳定,误差达到0.025%,转换电平的电压值误差最大为3.268 mV,满足系统设计要求。