用于密码芯片抗功耗攻击的功耗平衡加法器

给出了一种用于密码芯片以提高芯片抗功耗攻击能力的“功耗平衡”加法器，它运行时工作功率与运算数据无关．对新设计与相关原设计芯片的功率样本进行显著性检验，在样本数为283的情况下，前者的最低显著性水平比后者高10个数量级．功耗平衡加法器比现有的采用“n分之一”编码的抗功耗攻击加法器少13个以上的晶体管．     

一种自动化瞬时功耗分析方法

随着IC设计的规模更大,要求速度更快,以及便携式设备的广泛需求,芯片功耗的问题越来越凸显出来。对于纳米尺寸的芯片来说,功耗管理是一个主要的挑战。因此,在芯片的设计阶段功耗分析是贯穿于整个设计流程的重要步骤。在整个设计流程中需要对功耗进行分析并依据分析结果进行低功耗设计,这些技术可以保证芯片的每一部分都能高效、可靠、正确地工作。选择合适的低功耗手段,必须以细致的功耗预估为前提。这样才能保证找到芯片工作时的功耗极值点,这些数值的分析对降低芯片功耗、优化电路设计提供有力支持。     

一种ECC加密芯片抗功耗攻击研究

设计了随机掩码在ECC加密算法中的应用方法,为了降低加密芯片的功耗和面积,提高运算性能,研究设计了关键步固定值掩码算法,实验证明提出的方法在资源增加非常有限的情况下可以有效抵抗一阶差分功耗攻击.同时,其他加密算法也可参考此关键步固定值掩码算法来高效设计抗功耗攻击加密芯片.     

DES芯片抵御高阶差分功耗分析攻击方法研究

分析独特的屏蔽方法及改进方法的不足,提出了逻辑层和算法层相结合抵御高阶差分功耗分析攻击的新方法,并给出芯片半定制设计流程.芯片关键部分电路采用自定义功耗恒定逻辑单元实现,非关键部分电路采用CMOS逻辑以减少功耗和面积.整体电路采用独特的屏蔽方法自定义轮实现.结果表明芯片能够抵御高阶差分功耗分析攻击,运算速度与现有方法相当,而所需资源比现有方法少.     

DES芯片抵御高阶差分功耗分析攻击方法研究

分析独特的屏蔽方法及改进方法的不足,提出了逻辑层和算法层相结合抵御高阶差分功耗分析攻击的新方法,并给出芯片半定制设计流程.芯片关键部分电路采用自定义功耗恒定逻辑单元实现,非关键部分电路采用CMOS逻辑以减少功耗和面积.整体电路采用独特的屏蔽方法自定义轮实现.结果表明芯片能够抵御高阶差分功耗分析攻击,运算速度与现有方法相当,而所需资源比现有方法少.     

片上网络的功耗研究

随着芯片上晶体管数量发展到10亿数量级,功耗逐渐成为芯片设计的首要制约因素。本文分别从CMOS电路和网络通讯两个层面上来分析片上网络(NoC)的功耗,并给出了相应的功耗模型。利用不同的功耗模型,从物理方法、软件方法、网络拓扑三个方面来研究NoC的功耗设计问题。     

逻辑级功耗估计方法的研究

随着芯片规模的增大和速度的不断提高,功耗已经成为深亚微米设计中需要考虑的一个主要因素.在设计中,为了满足功耗需求而又避免进行昂贵地重新设计过程,就需要在设计的不同阶段进行精确而高效的功耗估计.同时,功耗估计对于设计过程中的优化及可靠性设计也是十分重要的.因此,在设计的各个抽象层次出现了很多功耗估计的方法.文章研究了逻辑级功耗估计的方法,重点是近年来提出的几种逻辑级功耗估计的方法,阐述了这些方法的基本原理并比较它们各自的优缺点.     

等功耗编码算法的改进实现及抗功耗分析攻击研究

等功耗编码算法是一种既能提高算法效率,又能提高抗功耗分析攻击安全性的算法,但由于伪操作设计缺陷,原型算法在全零段时存在抗攻击弱点.经过对伪操作重新设计的优化改进,算法的安全性得到进一步加强.同时还给出了一种使用蒙哥马利算法的快速算法实现,在进一步提高算法效率的同时,并未削弱其安全性.在功耗测试平台上的实测结果也验证了该改进算法抗功耗分析攻击的有效性.     

一种峰值功耗约束下的SoC蚁群测试调度算法

基于扫描链技术的SoC芯片测试可产生比正常使用模式下更大的功耗,这将会对器件可靠性产生不利影响,故在测试时需要将芯片测试功耗控制在允许峰值功耗之下.文中采用蚁群优化思路设计SoC测试调度算法,用于在峰值功耗和TAM总线最大宽度约束下降低SoC测试时间.实验结果表明,本方法优于先前已发表的相关方法.     

战胜功耗问题的三大挑战

系统设计人员目前面临的主要功率使用与控制领域有三个:静态功耗、动态功耗和涌入功耗(in-rush power).每种功耗展示了不同的问题,需要采用不同的方法来计算和管理.