一种2.4GHz正交输出频率综合器

介绍了一种用于bluetooth的基于0.35μm CMOS工艺的2.4GHz正交输出频率综合器的设计和实现.采用差分控制正交耦合压控振荡器实现I/Q信号的产生.为了降低应用成本,利用一个二阶环路滤波器以及一个单位增益跨导放大器来代替三阶环路滤波器.频率综合器的相位噪声为-106.15dBc/Hz@1MHz,带内相位噪声小于-70dBc/Hz,3.3V电源下频率综合器的功耗为13.5mA,芯片面积为1.3mm×0.8mm.     

基于0.35μm SiGe BiCMOS的高纯度频率综合器

介绍了一个基于0.35μm SiGe BiCMOS的整数N频率综合器.通过采用不同工艺来实现不同模块,实现了一个具有良好的杂散和相噪性能的高纯度频率综合器.除环路滤波器外所有的部件均采用差分电路结构.为了进一步减小相位噪声,压控振荡器中采用绑定线来形成谐振.该频率综合器可在2.39～2.72 GHz的频率范围内输出功率OdBm.在100kHz频偏处测得的相位噪声为-95dBc/Hz,在1MHz频偏处测得的相位噪声为-116dBc/Hz.参考频率处杂散小于-72dBc.在3V 的工作电压下,包括输出驱动级在内的整个芯片消耗60mA电流.     

基于0.35μm SiGe BiCMOS的高纯度频率综合器

介绍了一个基于0.35μm SiGe BiCMOS的整数N频率综合器.通过采用不同工艺来实现不同模块,实现了一个具有良好的杂散和相噪性能的高纯度频率综合器.除环路滤波器外所有的部件均采用差分电路结构.为了进一步减小相位噪声,压控振荡器中采用绑定线来形成谐振.该频率综合器可在2.39～2.72 GHz的频率范围内输出功率OdBm.在100kHz频偏处测得的相位噪声为-95dBc/Hz,在1MHz频偏处测得的相位噪声为-116dBc/Hz.参考频率处杂散小于-72dBc.在3V 的工作电压下,包括输出驱动级在内的整个芯片消耗60mA电流.     

应用于射频收发机的低功耗频率综合器

基于0.18μm 1P6M CMOS工艺,设计并实现了一种用于工作在2.4 GHz ISM频段的射频收发机的整数型频率综合器。频率综合器采用锁相环结构,包括片上全集成的电感电容压控振荡器、正交高频分频器、数字可编程分频器、鉴频鉴相器、电荷泵、二阶环路滤波器,为接收机提供正交本地振荡信号并驱动功率放大器。通过在PCB板上绑定裸片的方法进行测试,测试结果表明,压控振荡器的频率覆盖范围为2.338～2.495 GHz;锁定频率为2.424 GHz时,频偏3 MHz处的相位噪声为-113.4 dBc/Hz,带内相位噪声为-65.9 dBc/Hz;1 MHz处的参考杂散为-45.4 dBc,满足收发机整体性能指标的要求。在1.8 V电源电压下,频率综合器整体消耗电流仅为6.98 mA。芯片总面积为0.69 mm×0.56 mm。     

基于导航系统的低功耗全集成频率综合器设计

针对双模卫星导航接收系统对集成度、功耗和面积的需求,研究了频率综合器的电路结构和频率规划,分析了频率综合器环路的参数设计,实现了片上集成环路滤波器,版图采用MIM和MOS电容堆叠的方式节省了面积,电容电阻采用了加权的方式,使环路带宽可调.采用高速TSPC结构的D触发器构成双模预分频器,降低了整体电路的功耗.利用基于0.18 μmRF CMOS工艺实现了低功耗全集成的频率综合器,芯片面积0.88 mm2,功耗18.5 mW,相位噪声-94 dBc/Hz@100 kHz,杂散-68 dBc.测试结果证明了该电路系统参数设计和结构改进是合理和有效的,各参数性能满足系统要求.     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.     

K波段低相位噪声频率综合器的设计与实现

采用双锁相环混频设计方案,设计了一种低相位噪声频率综合器,实现了单锁相环难以实现的低相位噪声指标。在系统理论分析的基础上,优化了电路布局,实际的电路尺寸为45.0 mm×30.0 mm×12.0 mm,实现了小型化K波段低相位噪声频率综合器。对频率综合器电路进行了测试,输出信号相位噪声为 -95 dBc/Hz @1 kHz和 -99 dBc/Hz @≥40 kHz,杂散为-72 dBc,完全满足设计指标的要求。     

一种应用于调频接收机，使用低噪声滤波器和量化噪声抑制技术的ΔΣ分数型频率综合器

本文提出一种应用于调频接收机的ΔΣ 分数型频率综合器,该设计采用130nm CMOS 工艺流片。该设计集成了一种占据较小芯片面积,并可以有效降低输出噪声的低噪声滤波器。同时,采用了通过减小分频器步长所实现的量化噪声抑制技术。该频率合成器不需要使用片外元器件,占用0.7 mm2的面积。测试结果表明,环路带宽为200 kHz的情况下,从10 kHz到100 kHz频偏处的带内相位噪声低于-108 dBc/Hz,1 MHz频偏处的带外相位噪声达到-122.9 dBc/Hz。量化噪声抑制技术使带内和带外相位噪声分别降低15dB和7dB。积分均方相位误差小于0.48°。整个频率综合器消耗7.4mW的功耗,频率精度小于1 Hz。     

全集成低噪声CMOS宽带分数分频频率综合器

设计了一款应用于CMMB数字电视广播接收的全集成低噪声宽带频率综合器。采用三阶ΣΔ调制器小数分频器完成高精度的频率输出,使用仅一个低相位噪声的宽带VCO输出频率范围覆盖900~1 600 MHz,产生的本振信号覆盖UHF的数字电视频段(470~790 MHz)。设计中的频率综合器能在所有的频道下保证环路的稳定以及最小的环路性能偏差。测试结果表明,整个频率综合器的带内相位噪声小于-85 dBc/Hz,并且带外相位噪声在1MHz时均小于-121 dBc/Hz,总的频率综合器锁定时间小于300μs。设计在UMC 0.18μm RFCMOS工艺下实现,芯片面积小于0.6 mm2,在1.8 V电源电压的测试条件下,总功耗小于22 mW。     

CPT铷原子钟锁相环频率合成器设计和分析

基于CPT(相干布局囚禁)87铷原子钟设计出输出频率为3417 MHz的锁相环频率合成器,通过ADIsimPLL仿真出最佳环路带宽,环路滤波器参数以及相位噪声等,并通过STM32对锁相环芯片进行控制。对频率合成器进行了测试,电路尺寸为40 mm×40 mm,输出信号功率范围为-4 dBm^+5 dBm可调,输出信号噪声满足要求-88.65 dBc/Hz@1 kHz,-92.31 dBc/Hz@10 kHz,-104.63 dBc/Hz@100 kHz,杂散和谐波得到抑制,设计的频率合成器能很好的应用于原子钟的射频信号源。     

深空测控系统1 Hz低相噪频率合成技术

针对深空测控系统高精度测量对于信道附加相噪的要求,采用直接数字频率合成（DDS）正交调制方法设计频率综合器。通过巧妙的试验和外推方法,择优选取电压型鉴相器,在锁相环相噪模型的基础上,全面分析各部分相噪的贡献,综合设计环路带宽,有效控制附加相噪,实现低相噪频综器最理想的目标,即环路带内的相噪完全由参考决定,带外的相噪由压控振荡器（VCO）决定,并采用两源互比的方法完成1 Hz极低相位噪声的测试,测试结果为-73 dBc/Hz,与设计结果完全一致。该方法对于测控站极低相噪的设计具有一定参考价值。     

A 9.8-mW 1.2-GHz CMOS frequency synthesizer with a low phase-noise LC-VCO and an I/Q frequency divider

A 1.2 GHz frequency synthesizer integrated in a RF receiver for Beidou navigation is implemented in standard 0.18μm CMOS technology.A distributed biased varactor LC voltage-controlled oscillator is employed to achieve low tuning sensitivity and optimized phase noise performance.A high-speed and low-switching-noise divider-by-2 circuit based on a source-coupled logic structure is adopted to generate a quadrature(I/Q) local oscillating signal.A high-speed 8/9 dual-modulus prescaler(DMP),a programmable-delay phase frequency detector without dead-zone problem,and a programmable-current charge pump are also integrated into the frequency synthesizer. The frequency synthesizer demonstrates an output frequency from 1.05 to 1.30 GHz,and the phase noise is-98.53 dBc/Hz at 100-kHz offset and -121.92 dBc/Hz at 1-MHz offset from the carrier frequency of 1.21 GHz. The power dissipation of the core circuits without the output buffer is 9.8 mW from a 1.8 V power supply.The total area of the receiver is 2.4×1.6 mm~2.     

一种9.8-mW 1.2-GHz CMOS 低噪声正交输出频率综合器

实现了一种基于标准0.18µm CMOS工艺的应用于北斗导航射频接收机的1.2GHz频率综合器。在频率综合器中采用了一种基于分布式偏置技术实现的低噪声高线性LC压控振荡器和一种基于源极耦合逻辑的高速低开关噪声正交输出二分频器,集成了基于与非触发器结构的高速8/9双模预分频器、无死区效应的延迟可编程的鉴频鉴相器和电流可编程的电荷泵。该频率综合器的输出频率范围从1.05到1.30GHz。当输出频率为1.21GHz 时,在100-kHz和1-MHz的频偏处相位噪声分别为-98.53dBc/Hz和-121.92dBc/Hz。工作电压为1.8V时,不包括输出Buffer的核心电路功耗为9.8mW。北斗射频接收机整体芯片面积为2.41.6 mm2。     

A fast-hopping single-PLL 3-band MB-OFDM UWB synthesizer

This paper describes a 3-band (mode 1) multi-band-OFDM UWB synthesizer implemented in a 0.25-/spl mu/m SiGe BiCMOS process. The interference-robust, fast-hopping synthesizer uses one single-sideband (SSB) mixer for frequency shifting. A single phase-locked loop (PLL) generates the steady input signals for the SSB-mixer. Crucial in the design is a divide-by-5 frequency divider that generates quadrature signals at a frequency of 528 MHz. The 0.44 mm/sup 2/ fully integrated synthesizer consumes 52 mW from a 2.7 V supply. Out-of-band spurious tones are below -50 dBc, allowing co-operability with WLAN applications in the 2.4 GHz and 5 GHz range. The integrated phase noise is below 2/spl deg/ rms. The measured frequency transition time is well below the required 9.5 ns.     

U波段小数分频锁相环型频率综合器

使用0.18μm1.8VCMOS工艺实现了U波段小数分频锁相环型频率综合器,除压控振荡器(VCO)的调谐电感和锁相环路的无源滤波器外,其他模块都集成在片内。锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASHΔ-Σ调制技术进行噪声整形降低了带内噪声。测试结果表明,频率综合器频率范围达到650～920MHz;波段内偏离中心频率100kHz处的相位噪声为-82dBc/Hz,1MHz处的相位噪声为-121dBc/Hz;最小频率分辨率为15Hz;在1.8V工作电压下,功耗为22mW。     

C波段小型化低相噪全相参频率综合器

提出了一种小型低相噪、低杂散的C波段全相参频率综合器设计方案。基带信号由DDS芯片产生,通过对环路滤波器和电路印制板的优化设计改善相噪和杂散性能,并与PLL输出的C波段点频信号进行上变频,得到所需信号。介绍了实现原理、相位噪声模型及设计方法。测试结果表明,在7.8GHz处,频综相位噪声≤-103dBc/Hz@100kHz,杂波抑制≤-61dBc。     

适用于超宽带系统的低功耗CMOS频率合成器研究

针对脉冲无线电超宽频(IR-UWB)接收系统,提出了一种低功耗频率合成器设计。合成器的设计以一个整数N分频II型四阶锁相环结构为基础,包括一个调谐范围为31%的7位压控振荡器,一组基于单相时钟逻辑的高速分频器。分频器能够合成八个由IEEE标准802.15.4a定义的频率。该集成频率合成器运用65 nm CMOS技术制造而成,面积为0.33 mm2,工作频率范围为7.5–10.6 GHz。测试结果显示,在1.2 V供电下,该合成器的3-dB闭环带宽为100 kHz,稳定时间为15 。测量相位噪声低于-103 dBc/Hz@1MHz,抵消频率为1 MHz。杂散信号功率低于低于-58 dBc。相比其他先进的合成器,提出合成器的工作电流为5.13 mA,功耗仅为6.23mW。     

一种宽带低相噪频率合成器的设计方法研究

提出了一种宽带低相噪频率合成器的设计方法.采用了数字锁相技术,该锁相技术主要由锁相环（phase locked loop,PLL）芯片、有源环路滤波器、宽带压控振荡器和外置宽带分频器等构成,实现了10~20 GHz范围内任意频率输出,具有输出频率宽、相位噪声低、集成度高、功耗低和成本低等优点.最后对该PLL电路杂散抑制和相位噪声的指标进行了测试,测试结果表明该PLL输出10 GHz时相位噪声优于-109 dBc/Hz@1 kHz,该指标与直接式频率合成器实现的指标相当.