编织卷积码交织器的设计

编织卷积码(WovenConvolutionalCodes)是近年来所出现的一种新型高效纠错码,其中交织器的设计对分散突发错误、改善其纠错性能起着决定性的作用。传统的编织卷积码采用了行进列出的简单的交织方式,本文针对编织卷积码的结构特性设计了两种不同的交织器并通过系统仿真比较了它们的性能,仿真结果显示行式交织器极大地改善了系统性能,是目前为止最优的编织卷积码的交织器。     

卷积码Viterbi译码器的硬件实现

第三代移动通信系统标准中普遍采用卷积码和Turbo码作为信道编码方案.本文首先阐述了维特比译码算法,然后论述了(2,1,3)卷积码编码电路和维特比译码的单片机实现方案.最后把维特比算法与交织方案相结合,统计结果表明纠错性能有较大改善.     

基于编织卷积码的增强型FM-DCSK系统的设计与仿真

FM-DCSK,即调频-差分相干混沌相移键控,是一种针对移动通信中的多径环境提出的调制解调方式,它以高频混沌信号作为载波,采用非相干解调,对对抗多径衰落有很好的效果。若将它用于无线通信中,将提高信道利用率,从而获得一定的经济效益。为了进一步提高其抗干扰和抗衰减性能,我们提出了加入信道编码与之结合的算法,发现性能有了大幅度的提高。该技术的提出对进一步推动混沌通信系统的研究和应用有重要意义。     

级联卷积码的一个新方向--Woven卷积码

描述了和讨论了新型的级联卷积码的编码,并对其结构类型、生成矩阵、距离属性和解码等重要方面进行分析,由于其良好的纠错性能,在未来无线通信中有重要应用价值。     

Turbo编码和交织器研究的新进展

Turbo码自提出以来一直是世界范围内信息与编码界的热点，短短十年来Turdo码的发展经历了由仿真分析到理论探讨再到实践应用的不断发展的过程。主要介绍了近三年来Turdo码编码和交织器研究的新进展。     

一种约束卷积码的研究与仿真

通信系统中广泛使用的卷积码,其译码通常采用维特比译码的方法。为了获得更好的译码性能,在原有的卷积码的基础上提出一种约束卷积码算法。该约束卷积码是在发送系列中固定的位置加入确定的比特位,以在维特比译码时尽量获得发送序列的先验概率的基础上提高译码性能。通过对这种约束卷积码数学分析,提出其对应的编解码算法,并用蒙特卡罗仿真方法,验证该算法的正确性。     

迭代译码的级联Reed-Solomon乘积码与卷积码

该文提出用Reed Solomon(RS)乘积码作为外码,卷积码作为内码的级联码方案并且内外码间用Congruential向量生成的交织图案对RS码符号进行重排列。对此级联码采用的迭代译码基于成员码的软译码算法。当迭代次数达到最大后,通过计算RS码的校正子,提出一种纠正残余错误的方法,进一步提高了系统的误比特性能。仿真结果表明,在AWGN信道中与迭代译码的级联RS/卷积码相比,当误比特率为1e-5时,新系统的编码增益大约有0.4 dB。     

Turbo码的研究及仿真

介绍了Turbo码的编码译码原理,并研究了影响其性能的各个重要参数,如分量码、帧长、迭代次数、码率及译码算法等,通过Matlab进行软件仿真,对仿真结果进行了详细的分析。仿真的结果表明,在信噪比相同的情况下,交织的长度越大,迭代的次数越多,译码的算法越优,Turbo码性能就越好,但是实现需要的硬件资源也越多,整个系统就会变得很复杂。因此,实际应用中应根据不同的系统需要,再设置相应的参数。     

一种高效咬尾卷积码译码器的设计与仿真

介绍了咬尾卷积码的最优和次最优译码算法的实现细节,给出了采用新的蝶形图计算方法和环形内存来节省硬件资源的实现方法,最后给出了次最优算法在FPGA上的实现结果。     

TURBO码中的交织器设计及其改进

Turbo码是近年来提出的一种信道编码.该系统在编码时采用并行的反馈系统卷积码(RSC).在编码的同时,对原始信息和经过交织(interleave)乱序的信息进行编码.Turbo码的解码一般采用软输入软输出解码器(SISO).其解码算法主要有SOVA、MAP以及改进的LOGMAN算法.Turbo码的编解码中,交织器的性能是一个关键问题.文章对交织器的设计和各种交织器的性能进行了探讨,并提出了一种易于硬件实现的交织器设计方法.     

不同译码器结构对Turbo码性能的影响

文章给出了两种译码顺序不同的Ｔｕｒｂｏ码译码器,并通过软判决维特比算法作译码业比较两种结构的译码效果。     

构造接近香农极限的低密度校验码

低密度校验(LDPC)码的性能优劣在很大程度上取决于该码的最小环长(Girth)和最小码距。本文采用几何构造方法构造最小环长为8的LDPC码,联合随机搜索算法改善其码重分布,所构造的LDPC码在码长为4k、编码效率为0.95时,距离香农极限仅1.1dB。     

一种新型交织器的设计

在简单介绍两种常用交织器的基础上,给出了随机分组交织器的设计,并进行了计算机仿真。结果表明,此交织器设计简单,占用内存少,性能明显优于分组交织器,而仅次于随机交织器。     

Some Results on Convolutional Coupled Codes: Distance Properties, Performance, and Design

The class of Convolutional Coupled Codes is a promising alternative to classical Turbo-Codes. A Convolutional Coupled Code consists of a cascade of ν identical recursive systematic convolutional (RSC) outer codes and k inner block codes with parameters (2ν, ν, d_i). The codes are linked together such that only the systematic part of the outer codes is encoded with the inner block encoders. Only the redundancy from the inner and outer codes are transmitted. An estimation of the minimum distance is derived. The influence of number, code memory and code polynomials of the outer RSC codes on the distance properties and the convergence behavior of the iterative decoding scheme is studied. With respect to this results, we present a guideline for the optimal design of the RSC outer codes.     

基于GPU的Viterbi并行解码算法的设计与实现

针对GPU并行计算特征,对Viterbi解码自身做了并行处理探索,并提出使用Zero-Termination卷积码来实现基于GPU的Viterbi解码分块并行处理.设计的实现结果表明:Zero-Termination卷积码的简单而适用于GPU分块并行;误码率降低,特别是在信噪比低的情况下,Zero-Termination卷积码误码率比不损失码率的卷积码要低.同时,还实现了基于GPU的7,9,15三种不同约束长度的Viterbi解码,获得了良好的误码性能曲线及高吞吐率表现.     

卷积码编码器和Viterbi译码器的FPGA实现

介绍了目前在数字无线通信中常用的一种向前纠错编码卷积码编码和Viterbi解码的原理，并采用TOP-DOWN的设计思想，利用相关的EDA工具软件进行设计。并将卷积码编码器、Viterbi译码器设计下载到Altera公司的FPGA芯片上进行仿真，得到了预期的设计结果。     

LTE中卷积码的译码器设计与FPGA实现

基于长期演进（LTE）的Tail—biting卷积码,介绍了维特比译码算法,它是一种最优的卷积码译码算法。由于Tail—biting卷积码的循环特性,采用固定延迟译码的方法,降低了译码复杂度。通过使用全并行的结构及简单的回溯存储方法,设计了一个具有高速和低复杂度的固定延迟译码器。在FPGA上实现并验证,验证结果表明译码器的性能满足了LTE系统的要求。