VLSI晶体管级时延模拟方法

提出了一种新的晶体管级时延模拟方法,为了保证模拟的精度,综合考虑了存在于短沟道晶体管中的短路电流、输入／输出耦合电容和载流子速度饱和等效应对MOSFET晶体管沟道电流的影响,针对经典的ALPHA沟道电流分析模型（Alpha-Power-Law）进行了改良,以达到精确计算沟道电流的目的．该方法通过改良的节点分析方程（MNA）计算逻辑门的输出波形,以获得逻辑门的时间延迟和跳变时间．所开发的晶体管级时延模拟器性能优越,当逻辑门中某一晶体管的一个参数（如沟道长度、宽度或阈值电压％0）改变后,模拟器可以快速地计算出新的逻辑门输出波形．基于BSIM370nm工艺模型,采用HSPICE软件的模拟结果来验证该方法的效率与精确性．实验结果表明：该方法模拟效率高,模拟一个逻辑门平均仅需1．0ms;模拟精度高,在所有测试电路时延模拟结果中,最大误差仅为5．04％,平均误差为2．68％．     

CMOS电路最大功耗宏模型

参照已有的平均功耗宏模型研究成果,将电路最大功耗假设为输入向量对序列长度与跳变率的函数,并采用神经元网络拟合出该函数．ISCAS85电路集的实验结果表明,最大功耗宏模型的计算结果与门级电路最大功耗的实际模拟结果之间的误差可以控制在10％以内．     

系统级CMOS电路的低功耗设计

随着集成电路规模的增大和工作频率的提高，功耗已经成为面积和性能之外的主要设计目标。低功耗设计可以在不同的设计层次进行考虑，早期的设计确定了系统的构架，对功耗的影响最大，因此本文重点探讨了RTL级和系统级的低功耗设计，具体的途径有：实行有效的功耗管理；采用并行处理和流水线结构；采用分布式的数据处理结构以及用专用电路代替可编程处理器。     

一种新的CMOS电路最大功耗估计方法

过大的峰值功耗会使芯片承受过大的瞬间电流冲击,降低芯片的可靠性及性能,因此有效地对电路最大功耗作出精确的估计非常重要,为了在尽可能短的时间内对VLSI电路的最大功耗下限作出较为可信的估计,给出了一种新的CMOS电路最大功耗估计方法,ISCAS85电路集的实验结果表明这种估计方法不仅对于无时间延迟功耗计算模型,而且对于有时间延迟功耗计算模型,都具有最大功耗估计值较准确和耗时短的优点。     

DSTN功率门控电路休眠晶体管尺寸优化方法

针对分布式休眠晶体管网络功率门控结构中休眠晶体管尺寸优化问题,提出一种新型的最大瞬时电流(MIC)的估算技术.首先提取电路中标准单元的相关参数,利用解析式进行单元MIC的计算,再通过处理单元的时序信息和布图信息进行电路分簇的MIC计算,可使获得的MIC约束更紧、运算速度更快;根据获得的电路MIC信息,应用启发式算法,通过引入λ因子的启发式算法和模拟退火算法分别对休眠晶体管尺寸进行了优化.优化结果显示,采用文中的技术可使休眠晶体管的面积冗余降低到1％以下,并可以缩短整个优化过程.SPICE仿真验证结果表明,将休眠晶体管插入电路后,虚拟地线上的电压降完全满足小于5％ Vdd的设计约束.     

降低高性能微处理器功耗技术与方法研究

功耗已经成为高性能微处理器设计的最大挑战之一。每一代CPU的速度和复杂度的迅速增长超出降低电压和减小特征尺寸所带来的益处。这就需要在满足所有其它设计约束的同时,不断地提出新方法来降低功耗。文章首先概述了CPU的功耗问题,并描述了低功耗设计的主要趋势。其次,主要描述了高性能 CPU的功耗源和系统问题,以及过去实际设计中所采用的一些技术。最后,阐明了未来的一些研究领域。     

基于门控时钟的寄存器传输级功耗优化

随着深亚微米技术的发展,功耗已经成为现代超大规模集成电路设计中的一个主要设计约束.本文在设计多点控制协议MPCP模块中,采用插入门控时钟这一技术以降低芯片功耗.针对插入门控寄存器造成测试很难控制这个问题,采取在锁存器的前后加入控制点的方法,解决了由于插入门控时钟而对可测性造成的影响.最后,使用SMIC的0.25um CMOS工艺,并用Synopsys的power complier进行功耗优化,达到了很好的效果.     

LS-RISC指令级功耗模型的开发

针对笔者自主研制的LS-RISC微处理器,讨论了其指令级功耗模型的开发.为了降低指令间效应对功耗分析带来的复杂度,按照指令执行时经过的功能部件,对指令进行重新分类,使得分析的复杂度由O(n2)减小到了O(n).功耗模型的成功开发,为低功耗编译和软件功耗优化奠定了基础.     

源码级和算法级的功耗测试与优化

随着绿色软件概念的提出,嵌入式软件优化不再只以提高性能作为目标,嵌入式软件的功耗优化已成为低功耗软件系统的重要研究方向。在研究4种常用软件优化方法的基础上,对源码级和算法级的功耗进行测试与分析,并将分析结果运用到嵌入式操作系统μC／OS—II及其应用软件上,对μC／OS—II进行源码级和算法级的功耗优化。实验结果表明,该优化方法能有效地降低嵌入式软件的功耗。     

寄存器传输级低功耗设计方法

随着移动设备需求量的不断增大和芯片工作速度的不断提高，芯片的功耗已经成为电路设计者必须考虑的问题，对于芯片整体性能的评估已经由原来的面积和速度的权衡变成面积、时序、可测性和功耗的综合考虑，并且功耗所占的权重会越来越大。本文主要讲述在RTL设计中如何实现低功耗设计。     

一种新的CMOS组合电路最大功耗快速模拟方法

过大的峰值功耗会使芯片承受过大的瞬间电流冲击,降低芯片的可靠性及性能,因此有效地对电路最大功耗做出精确的估计非常重要。由于在实际电路中存在的时间延迟,而考虑延时的电路功耗模型计算量较大,因此用模拟方法求取电路最大功耗非常耗时。为了在尽可能短的时间内对VLSI电路的最大功耗做出较为可信的估计,首次提出了二阶段模拟加速方法。对ISCAS85电路集的实验结果表明,这种估计方法具有最大功耗估计值准确和加速明显的优点。     

用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法：理论与实践

过大的平均功耗使芯片产生较多的热量,降低芯片的可靠性及性能,严重时会损坏芯片,因此有效地对电路平均功耗做出精确的估计非常重要。由于实际电路存在时间延迟,而考虑延时的电路功耗模型计算量较大,用模拟方法求取电路平均功耗非常耗时。为了在较短的时间内对VLSI电路的平均功耗做出较为可信的估计,该文提出了一套电路功耗分析理论,并由此给出了一种用于CMOS电路平均功耗快速模拟的输入向量对序列压缩方法,ISCAS85及ISCAS89电路集的实验结果表明这种估计方法具有平均功耗估计值准确和加速明显的优点。     

中小尺寸液晶屏图形显示控制芯片的低功耗设计

在VLSI设计中,低功耗的要求已经变得越来越重要。低功耗设计可以在不同的设计层次考虑．采用低功耗技术的层次越高,对功耗的改善越显著。本文针对一款中小尺寸液晶屏图形显示控制芯片的设计,提出了一种有效的低功耗设计方案。通过功耗分析比较表明．该设计方案极大的改善了这款芯片的功耗特性。     

异或门低功耗优化展开方法

异或门实际输出信号具有空间相关性，为了便于进行低功耗优化的研究，现有方法将异或门输出信号假设为随机信号，并以异或门输入信号的置1概率为依据进行低功耗优化。文中不仅从概率的角度指出现有方法的局限性，而且推导出直接用输入信号的跳变密度计算2输入端异或门输出信号跳变密度的计算公式，进而提出用输入信号跳变密度对异或门进行低功耗优化展开的新方法。实验结果表明：文中方法的功耗降幅为现有方法的3倍多；同时，文中方法优化展开后与异或门功耗的实际模拟结果相比，其理论计算值的误差比较小（平均仅为0．97％），从实验的角度证明了文中关于异或门低功耗优化展开所做的理论分析的正确性。     

VLSI低功耗设计方法的研究

针对近年来VLSI 功耗问题越来越被关注,尤其是在电池供电的便携式设备中CMOS 电路的功耗问题尤为重 要。本文对VLSI 的低功耗设计方法进行了研究,首先对VLSI 作了简介,其次分析了VLSI 的功耗来源,最后就如何实现VLSI 开关功耗的低功耗设计,着重讨论了几项技术。本文对电子行业从业人员有一定的积极意义。     

双阈值CMOS电路静态功耗优化

集成电路设计进入深亚微米阶段后，静态功能不容忽视，提出一种基于双阈值电压的静态功耗优化算法，利用ISCAS85和ISCAS89电路集的实验结果表明，20％以上的静态功耗可以被消除（大规模电路在90％以上）。同时，文中算法也从很大程度上减小了电路的竞争冒险，提高了电路的性能。     

高性能通用处理器中的漏电功耗优化

针对高性能通用处理器的结构特性及设计特点,指出了由于在高性能通用处理器中存在发射宽度较大、数据通路规整的基本特点,其大多数电路中的堆叠效应依然明显存在．由此结合一款高性能通用处理器——龙芯2号的具体设计,对该处理器主要数据通路模块进行了输入向量控制,并提出以“直接观察法”、“有效分解法”、“操作数隔离复用法”、“模拟退火算法”等多种技术思想为基础的电路最小漏电功耗分析及优化的实用性方法．实验结果表明,以上方案能够使得处理器的主要数据通路的漏电功耗减少近27％,同时模拟退火算法与以往的随机算法以及遗传算法相比在寻找电路最小漏电功耗的全局搜索能力上具有优势．