0.5μm SOI CMOS器件和电路

研究了0.5μm SOI CMOS器件和电路,开发出成套的0.5μm SOI CMOS工艺.经过工艺投片,获得了性能良好的器件和电路,其中当工作电压为3V时,0.5μm 101级环振单级延迟为42ps.同时,对部分耗尽SOI器件特性,如“浮体”效应、“kink”效应和反常亚阈值特性进行了讨论.     

0.5μm SOI CMOS器件和电路

研究了 0 .5μm SOI CMOS器件和电路 ,开发出成套的 0 .5μm SOI CMOS工艺 .经过工艺投片 ,获得了性能良好的器件和电路 ,其中当工作电压为 3V时 ,0 .5μm 10 1级环振单级延迟为 42 ps.同时 ,对部分耗尽 SOI器件特性 ,如“浮体”效应、“kink”效应和反常亚阈值特性进行了讨论     

总剂量辐射对0.5μm部分耗尽SOI CMOS器件的影响

介绍了基于SIMOX SOI晶圆的0.5μm PD SOI CMOS器件的抗总剂量辐射性能。通过CMOS晶体管的阈值电压漂移,泄漏电流和32位DSP电路静态电流随总剂量辐射从0增加到500 krad(Si)的变化来表现该工艺技术的抗电离总剂量辐射能力。对于H型(无场区边缘)NMOS晶体管,前栅阈值电压漂移小于0.1 V;对于H型PMOS晶体管,前栅阈值电压漂移小于0.15 V;未发现由辐射引起的显著漏电。32位DSP电路在500 krad(Si)范围内,静态电流小于1 m A。通过实验数据表明,在较高剂量辐射条件下,利用该工艺制造的ASIC电路拥有良好的抗总剂量辐射性能。     

注氧绝缘体上硅结构CMOS器件特性

本文研究了在不同氧剂量下,由氧注入绝缘体上在(SOI)衬底制得的CMOS器件的特性。结果表明,当氧剂量由2.25×10~(18)cm~(-2)减少到1.4 ×10~(18)cm~(-2)时,晶体管结泄漏电流改善了几个数量级。浮体效应(即在较低的栅电压下晶体管的导通状态,当漏极电压增大时,亚阈值斜率也大为改善)由于泄漏电流和氧剂量的减少而得到增强。采用1.4×10~(18)cm~(-2)氧剂量注入,并在1150℃退火的SOI衬底,其背沟迁移率比无沉淀物硅薄膜的迁移率降低了几个量级。这些器件特性与硅-氧化物埋层界面的微结构相关,这种微结构受氧注入及氧注入后退火的控制。     

基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

0.8 μm PDSOI CMOS器件和环振电路研究

研究了0.8μm部分耗尽绝缘体上硅(PDSOI)CMOS器件和电路,开发出成套的0.8μmPDSOI CMOS工艺.经过工艺投片,获得了性能良好的器件和电路.其中,当工作电压为5 V时,基于浮体SOI CMOS技术的0.8μm 101级环振单级延时为49.5 ps;基于H型栅体引出SOI CMOS技术的0.8μm 101级环振单级延时为158 ps.同时,对PDSOI CMOS器件的特性,如浮体效应、背栅特性、反常亚阈值斜率、击穿特性和输出电导变化等进行了讨论.     

基于0.5μm CMOS工艺的高压器件

近年来,驱动类、音响类、接口类电路产品系列是CMOS集成电路发展的一个重要方向,这些电路中特有的高低压兼容结构是其重要的特点.相应地高低压兼容CMOS工艺技术应用也越来越广泛.本文研究了与常规CMOS工艺兼容的高压器件的结构与特性,在结构设计和工艺上做了大量的分析和实验,利用n-well和n管场注作漂移区,在没有增加任何工艺步骤的情况下,成功地将高压nMOS,pMOS器件嵌入在商用3.3/5V 0.5μm n-well CMOS工艺中.测试结果表明,高压大电流的nMOS管BVdssn达到23～25V,P管击穿BVdssp>19V.     

SOI器件应用展望

ＳＯＩ器件应用展望东立摘编绝缘体上硅（ＳＯＩ）衬底以优良的材料特性和适中的价格／性能比，使其成为高性能ＩＣ技术开发的热点。自８０年代末，人们对ＳＯＩ衬底技术本身的研究也不断加强，而最引人们关注的是氧注入硅衬底（ＳＩＭＯＸ）和粘合与背面腐蚀ＳＯＩ（ＢＥ...     

0.35μm SOI CMOS器件建模技术研究

介绍了SOI技术的优势和器件建模的意义.针对0.35μmSOI CMOS工艺的开发,设计了用于建模的测试芯片.对于SOIMOSFET中存在的自加热等寄生效应设计了参数提取的流程,并设计了相应的测试方法.在得到所需的测试数据后,采用局部优化方法进行参数提取.最后通过模型仿真结果和测试数据的比较证明了建立的0.35μm SOI CMOS模型有较高的精度.     

SOI CMOS器件研究

利用0．35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术（SOI）互补金属氧化物半导体（FD SOI CMOS）器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源／漏（LDD）结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应（SCE）和漏感应势垒降低效应（DIBL）;突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

RFSOICMOS技术及其应用

介绍了RF SOI CMOS技术的特点。着重论述了RF SOI CMOS技术的低串扰特性、低损耗特性及其优质无源元件的性能。最后,阐述了RF SOI CMOS技术在RF系统片上集成方面的应用情况。     

SOICMOS的开发现状和21世纪的展望

叙述了 SOI CMOS迅猛发展的原因及技术背景、 SOI CMOS的特征及其适应 L SI低功耗和高速化要求的特点。并就 SOI CMOS在结构优化、性能提高等方面的发展态势作一论述。     

应力技术改善CMOS器件性能研究进展

随着集成电路技术的快速发展,等比例缩小技术已经不能满足摩尔定律,应变硅金属氧化物硅场效应晶体管(MOSFET)技术成为后硅时代研究的热点。应变硅技术通过拉伸或压缩硅晶格达到器件尺寸不变的情况下,可提高器件性能的目的,同时应变硅技术与传统硅工艺兼容,节约了生产成本。对于应变硅互补金属氧化物硅晶体管(CMOS)器件的性能以及可靠性问题的研究也日益增加。本文通过介绍几种常用的应变技术(应力记忆技术(SMT),锗化硅技术(SiGe),接触孔刻蚀阻挡层(CESL))的应变机理、材料性能和工艺条件对应力技术的影响来探讨以后应力技术的发展趋势。     

环栅结构CMOS/SOI器件SPICE模型研究

建立了环栅结构的CMOS/SOI器件的SPICE模型,可以对抗辐照设计中环栅结构的CMOS/SOI器件计算其等效宽长比,将环栅器件转换为等效宽度和长度的条栅器件;以及对体接触电阻等其他受影响的SPICE模型参数做出调整,使其电学特性模拟达到最准确精度.模拟数据和试验数据具有很好的一致性,证明所建立的模型具有较高的精度.     

0.5μm CMOS腐蚀工艺研究

本文主要介绍了0.5 μm CMOS 工艺中一些腐蚀模块的工艺。     

CMOS/SOI 64Kb静态随机存储器

对一种CMOS/SOI 64Kb静态随机存储器进行了研究,其电路采用8K×8的并行结构体系．为了提高电路的速度,采用地址转换监控(Address-Translate-Detector,ATD)、两级字线(Double-Word-Line,DWL)和新型的两级灵敏放大等技术,电路存取时间仅40ns;同时,重点研究了SOI静电泄放(Electrostatic-Discharge,ESD)保护电路和一种改进的灵敏放大器,设计出一套全新ESD电路,其抗静电能力高达4200—4500V．SOI 64Kb CMOS静态存储器采用1.2μm SOI CMOS抗辐照工艺技术,芯片尺寸为7.8mm×7.24mm．     

CMOS/SOI64Kb静态随机存储器

对一种 CMOS/ SOI6 4Kb静态随机存储器进行了研究 ,其电路采用 8K× 8的并行结构体系 .为了提高电路的速度 ,采用地址转换监控 ( Address- Translate- Detector,ATD)、两级字线 ( Double- Word- L ine,DWL)和新型的两级灵敏放大等技术 ,电路存取时间仅 40 ns;同时 ,重点研究了 SOI静电泄放 ( Electrostatic- Discharge,ESD)保护电路和一种改进的灵敏放大器 ,设计出一套全新 ESD电路 ,其抗静电能力高达 42 0 0— 45 0 0 V.SOI6 4KbCMOS静态存储器采用 1.2 μm SOI CMOS抗辐照工艺技术 ,芯片尺寸为 7.8m m× 7.2 4mm     

Ge预非晶化硅化物工艺的研究

对全耗尽SOI CMOS技术中的Ge预非晶化硅化物工艺进行了研究．Ge的注入，使Si非晶化，减小了硅化物的形成能量．Ti硅化物在非晶层上形成．与传统的Ti硅化物相比，注Ge硅化物工艺有两个明显的特点：一是硅化物形成温度较低；二是硅化物厚度容易控制．采用注Ge硅化物工艺，使源漏薄层电阻约为5.2Ω/□．经过工艺流片，获得了性能良好的器件和电路，其中，当工作电压为5V时，0.8μm 101级环振电路延迟为45ps．     

Ge预非晶化硅化物工艺的研究

对全耗尽SOI CMOS技术中的Ge预非晶化硅化物工艺进行了研究．Ge的注入，使Si非晶化，减小了硅化物的形成能量．Ti硅化物在非晶层上形成．与传统的Ti硅化物相比，注Ge硅化物工艺有两个明显的特点：一是硅化物形成温度较低；二是硅化物厚度容易控制．采用注Ge硅化物工艺，使源漏薄层电阻约为5.2Ω/□．经过工艺流片，获得了性能良好的器件和电路，其中，当工作电压为5V时，0.8μm 101级环振电路延迟为45ps．     

基于SOI CMOS工艺的LDO电路设计

设计了一种1.8～3.3 V的自偏置LDO电路,无需外加基准电路,且具有良好的负载调整率和工艺兼容性。该电路采用无需双极型晶体管的基准电路,并且在负载电压和负载电流之间采用电流倍增电路进行隔离,减小了负载电流瞬变造成低压差线性稳压器(LDO)输出电压的变化,提高了LDO的瞬态精度。在关键器件部分采用匹配结构,以减小工艺误差对电路性能造成的影响。基于0.18μm SOI CMOS工艺,用Hspice软件进行电路仿真,用Cadence软件进行版图验证。仿真结果表明,MOS基准电路产生的基准电压温漂为5.6×10-5,LDO的最大负载电流为100 mA,负载电流瞬变的响应时间小于1.5μs,负载调整率为0.3%,整体电路的静态电流为88μA,芯片尺寸为650μm×1 200μm。